武科大EDA试卷及答案

1、武科大EDA系统设计试卷及答案一、单项选择题：（20分）1IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为_ D _。A .瘦IP     B.固IP      C.胖IP        D.都不是2综合是EDA设计流程的关键步骤，在下面对综合的描述中，_ D _是错误的。A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可

2、与FPGA / CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。3大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是_C_。A. FPGA全称为复杂可编程逻辑器件；B. FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。4进程中的信号赋值语句，其信号更新是_C_。A.按顺序完成； B.比变量更快

3、完成；C.在进程的最后完成； D.都不对。5 VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_ B _。A.器件外部特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。6不完整的IF语句，其综合结果可实现_ A _。A. 时序逻辑电路   B. 组合逻辑电路    C. 双向电路   D. 三态控制电路7子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_ B _。流水线设计 资源共享&#

4、160;逻辑优化串行化 寄存器配平关键路径法A.                                         B. C.                                    

5、;     D. 8下列标识符中，_ B _是不合法的标识符。A. State0        B. 9moon        C. Not_Ack_0     D. signall9关于VHDL中的数字，请找出以下数字中最大的一个：_ A _。A. 2#1111_1110# B. 8#276#C. 10#170# D. 16#E#E110下列EDA软件中，哪一个不具有逻辑综合功能：_ B _。A. Max+Plus II B. ModelSimC. Qu

6、artus II D. Synplify二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（14分）1.  LPM                参数可定制宏模块库2.  RTL                寄存器传输级3.  UART        串口（通用异步收发器）4.  ISP        

7、0;       在系统编程5.  IEEE               电子电气工程师协会6.  ASIC               专用集成电路7.  LAB                逻辑阵列块三、VHDL程序填空：（10分）LIBRARY IEEE;    

8、0;                                           - 8位分频器程序设计USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY PULSE IS    PORT (   CLK: IN STD_LOGIC;   

9、            D : IN STD_LOGIC_VECTOR (7 DOWNTO 0);             FOUT: OUT STD_LOGIC  );END;ARCHITECTURE one OF PULSE IS    SIGNAL   FULL : STD_LOGIC;BEGIN        P_REG

10、: PROCESS(CLK)                VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN       IF CLKEVENT AND CLK = 1 THEN       IF CNT8 = "11111111" THEN         CNT8 := D; 

11、60;-当CNT8计数计满时，输入数据D被同步预置给计数器CNT8      FULL <= '1' -同时使溢出标志信号FULL输出为高电平                     ELSE   CNT8 := CNT8 + 1;  -否则继续作加1计数      FULL <= '0'

12、60;    -且输出溢出标志信号FULL为低电平         END IF;   END IF;   END PROCESS P_REG;   P_DIV: PROCESS(FULL)   VARIABLE CNT2 : STD_LOGIC; BEGIN IF FULL'EVENT AND FULL = '1' THEN     CNT2

13、 <= NOT CNT2; -如果溢出标志信号FULL为高电平，D触发器输出取反   IF CNT2 = '1' THEN FOUT <= '1'   ELSE      FOUT <= '0'    END IF;    END IF;    END PROCESS P_DIV;END;四、VHDL程序改错：（10分）01        L

14、IBRARY IEEE ;02        USE IEEE.STD_LOGIC_1164.ALL ;03        USE IEEE.STD_LOGIC_UNSIGNED.ALL;04        ENTITY LED7CNT IS05                PORT ( CLR : IN  STD_LOGIC;06   

15、60;                   CLK : IN STD_LOGIC;07                        LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0)  ) ;08        END LED7CNT;     09

16、0;       ARCHITECTURE one OF LED7CNT IS10                SIGNAL TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);11        BEGIN            12                C

17、NT:PROCESS(CLR,CLK)13                BEGIN        14                        IF CLR = '1' THEN15                  

18、0;             TMP <= 0;16                        ELSE IF CLK'EVENT AND CLK = '1' THEN17                              &#

19、160; TMP <= TMP + 1;18                        END IF;  19                END PROCESS;20                OUTLED:PROCESS(TMP)21      &#

20、160;         BEGIN        22                        CASE  TMP  IS23                             

21、;   WHEN "0000" =>  LED7S <= "0111111" ;24                                WHEN "0001" =>  LED7S <= "0000110" ;25       

22、60;                       WHEN "0010" =>  LED7S <= "1011011" ;26                                WHEN "0011" => 

23、 LED7S <= "1001111" ;27                                WHEN "0100" =>  LED7S <= "1100110" ;28                   

24、60;           WHEN "0101" =>  LED7S <= "1101101" ;29                                WHEN "0110" =>  LED7S <= "1111101" ;30&

25、#160;                               WHEN "0111" =>  LED7S <= "0000111" ;31                                WHE

26、N "1000" =>  LED7S <= "1111111" ;32                                WHEN "1001" =>  LED7S <= "1101111" ;33            &

27、#160;                 WHEN OTHERS =>  LED7S <= (OTHERS => '0');34                        END CASE;35                END PROCESS;36

28、60;       END one;在程序中存在两处错误，试指出，并说明理由：提示：在MAX+PlusII 10.2上编译时报出的第一条错误为：Error:Line 15: File */led7cnt.vhd: Type error: type in waveform element must be “std_logic_vector”第 15 行， 错误：整数0不能直接赋值给TMP矢量改正：TMP <= (OTHERS => 0);第 16 行， 错误：ELSE IF 缺少一条对应的END IF语句改正：将ELSE IF 改为关键字ELSIF第2页

29、  共5页五、VHDL程序设计：（16分）设计一数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。(a) 用if语句。 (b) 用case 语句。 (c) 用when else 语句。Library ieee;Use ieee.std_logic_1164.all;Entity mymux is     Port ( sel : in std_logic_vector(1 downto 0);    - 选择信号输入     

30、       Ain, Bin : in std_logic_vector(1 downto 0);    - 数据输入            Cout : out std_logic_vector(1 downto 0) );End mymux;Architecture one of mymux isBegin        Process (sel, ain, bin)        Begin

31、0;               If sel = “00” then cout <= ain and bin;                Elsif sel = “01” then cout <= ain xor bin;                Elsif sel = “10” then cout <= not ain;  &

32、#160;             Else cout <= not bin;                End if;        End process;End one;Architecture two of mymux isBegin        Process (sel, ain, bin)        Begin

33、                Case sel is                when “00” => cout <= ain and bin;                when “01” => cout <= ain xor bin;            &

34、#160;   when “10” => cout <= not ain;                when others => cout <= not bin;                End case;        End process;End two;Architecture three of mymux isBegin  

35、0;     Cout <= ain and bin when sel = “00” else                        Ain xor bin when sel = “01” else                        Not ain when sel = “10” else not bin;End

36、 three;六、根据原理图写出相应的VHDL程序：（10分）Library ieee;Use ieee.std_logic_1164.all;Entity mycir is        Port ( A, B, clk : in std_logic;                        Qout : out std_logic);End mycir;Architecture behave of mycir is&

37、#160;       Signal ta, tb, tc;Begin        tc <= ta nand tb;        Process (clk)        Begin                If clkevent and clk = 1 then            &#

38、160;           Ta <= A;                        Tb <= B;                End if;        End process;        Process (clk, tc) 

39、       Begin                If clk = 1 then                        Qout <= c;                End if;        End process;En

40、d behave;      赣南师范学院20092010学年第二学期期末考试试卷（ A卷）开课学院 物理与电子信息学院 课程名称：EDA 技术基础考试形式：闭卷 所需时间 120 分题号一二 三四五六总 分得分评卷人 注意事项：1、教师出题时请勿超出边界虚线；2、学生答题前将密封线外的内容填写清楚，答题不得超出密封线；3、答题请用蓝、黑钢笔或圆珠笔。一、单项选择题（30分，每题2分）1以下关于适配描述错误的是 B A适配器的功能是将综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件B适配所选定的目标器件可以不属于原综

41、合器指定的目标器件系列C适配完成后可以利用适配所产生的仿真文件作精确的时序仿真D通常，EDAL软件中的综合器可由专业的第三方EDA公司提供，而适配器则需由FPGA/CPLD供应商提供2VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 D 。A器件外部特性 B器件的综合约束C器件外部特性与内部功能 D器件的内部功能3下列标识符中， B 是不合法的标识符。AState0B9moon CNot_Ack_0Dsignall4以下工具中属于FPGA/CPLD集成化开发工具的是 D AModelSim BSynplify Pro CMATLAB DQuartus

42、II5进程中的变量赋值语句，其变量更新是 A 。A立即完成 B按顺序完成C在进程的最后完成 D都不对6以下关于CASE语句描述中错误的是 A ACASE语句执行中可以不必选中所列条件名的一条B除非所有条件句的选择值能完整覆盖CASE语句中表达式的取值，否则最末一个条件句的选择必须加上最后一句“WHEN OTHERS=><顺序语句>”CCASE语句中的选择值只能出现一次D WHEN条件句中的选择值或标识符所代表的值必须在表达式的取值范围7以下哪个程序包是数字系统设计中最重要最常用的程序包 B ASTD_LOGIC_ARITH BSTD_LOGIC_1164CSTD_LOGIC_

43、UNSIGNED DSTD_LOGIC_SIGNED8基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入 A 综合适配时序仿真编程下载硬件测试。A功能仿真 B逻辑综合 C配置 D引脚锁定9不完整的IF语句，其综合结果可实现： D A三态控制电路B条件相或的逻辑电路C双向控制电路D时序逻辑电路10下列语句中，属于并行语句的是 A A进程语句 BIF语句 CCASE语句 DFOR语句11综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中， C 是错误的。A综合就是将电路的高级语言转化成低级的，可与FPGA / CPL

44、D的基本结构相映射的网表文件B综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的C综合是纯软件的转换过程，与器件硬件结构无关D为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束12CPLD的可编程是主要基于什么结构 D 。A查找表（LUT） BROM可编程CPAL可编程 D与或阵列可编程13以下器件中属于Altera 公司生产的是 B AispLSI系列器件 BMAX系列器件CXC9500系列器件 DVirtex系列器件14. 在VHDL语言中，下列对时钟边沿检测描述中，错误的是 D Aif clk'event and c

45、lk = '1' thenBif clk'stable and not clk = '1' thenCif rising_edge(clk) thenDif not clk'stable and clk = '1' then15以下关于状态机的描述中正确的是 B AMoore型状态机其输出是当前状态和所有输入的函数B与Moore型状态机相比，Mealy型的输出变化要领先一个时钟周期CMealy型状态机其输出是当前状态的函数D以上都不对二、EDA名词解释，写出下列缩写的中文含义（10分，每题2分）1FPGA：现场可编程门阵列2HDL

46、：硬件描述语言3LE：逻辑单元4FSM：有限状态机5SOPC：可编程片上系统（可编程单片电子系统）三、程序填空题（20分，每空2分）以下是一个模为60（059）的8421BCD码加法计数器VHDL描述，请补充完整LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ta IS PORT ( CLK : IN STD_LOGIC ; SHI : OUT INTEGER RANGE 0 TO 9; GE : OUT INTEGER RANGE 0 TO 9) ; END ; AR PROCESS (CLK) CHITECTURE bhv OF ta ISS

47、IGNAL SHI1,GE1 : INTEGER RANGE 0 TO 9; BEGIN BEGIN IF CLK'EVENT AND CLK='1' then IF GE1 = 9 THEN GE1 <= 0 ; IF SHI1=5 THEN SHI1<=0; ELSE SHI1<=SHI1+1; END IF; ELSE GE1 <= GE1+1; END IF; END IF; END PROCESS ; GE <= GE1; SHI <=SHI1;END bhv;四、程序改错题（仔细阅读下列程序后回答问题，12分）1LIBRA

48、RY IEEE;2USE IEEE.STD_LOGIC_1164.ALL;3ENTITY ga IS 4 PORT ( CLK : IN STD_LOGIC ;5 Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ; 6END CNT10; 7ARCHITECTURE bhv OF ga IS8 SIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); 9BEGIN 10 PROCESS (CLK) 11 BEGIN12 IF RISING_EDGE(CLK) begin 13 IF Q1 < “1001” THEN14 Q1 <=

49、 Q1 + 1 ; 15 ELSE 16 Q1 <= (OTHERS => '0'); 17 END IF;18 END IF; 19 END PROCESS ;20 Q <= Q1;21END bhv;程序编译时，提示的错误为：Error: Line 12: File e:myworktestga.vhd: VHDL syntax error: If statement must have THEN, but found BEGIN insteadError: Line 14: File e:myworktestga.vhd:Subprogram error

50、:cant interpret subprogram call请回答问题：在程序中存在两处错误，试指出并修改正确（如果是缺少语句请指出应该插入的行号）答：（1）第12行有误，IF RISING_EDGE(CLK) begin 不应该是BEGIN 而应该是then（2）第14行有误，Q1 <= Q1 + 1中加号两边数据类型不一致，应该在第2行与第3行间插入USE IEEE.STD_LOGIC_UNSIGNED.ALL;五、程序设计题（28分）1试用VHDL描述一个外部特性如图所示的数据选择器，S为控制端口。（10分）参考程序如下：LIBRARY IEEE;USE IEEE.STD_LOG

51、IC_1164.ALL;ENTITY sjxz IS PORT(a,b:IN STD_LOGIC; s:IN STD_LOGIC; q:OUT STD_LOGIC);END;ARCHITECTURE bhv OF sjxz ISBEGIN PROCESS(a,b,s) BEGIN IF s='0' THEN q<=a; ELSE q<=b; END IF; END PROCESS;END;2.下图为某一状态机对应的状态图，试用VHDL语言描述这一状态机。（18分）参考程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTI

52、TY FSM1 IS PORT ( clk,reset,in1 : IN STD_LOGIC; out1 : OUT STD_LOGIC_VECTOR(3 downto 0);END ;ARCHITECTURE bhv OF FSM1 IS TYPE state_type IS (s0, s1, s2, s3); SIGNAL current_state,next_state: state_type:=S0;BEGINP1:PROCESS(clk,reset) BEGIN IF reset = 1 THEN current_state <= s0; ELSIF clk='1

53、9; AND clk'EVENT THEN current_state <=next_state; END IF; END PROCESS; P2: PROCESS (current_state,in1) BEGIN case current_state is WHEN s0 => IF in1='1'THEN next_state<=s1; ELSE next_state<=s0; END IF; WHEN s1 => IF in1='0'THEN next_state<=s2; ELSE next_state<

54、;=s1; END IF; WHEN s2 => IF in1='1'THEN next_state<=s3; ELSE next_state<=s2; END IF; WHEN s3 => IF in1='0'THEN next_state<=s0; ELSE next_state<=s3; END IF; end case; END PROCESS;p3:PROCESS(current_state) BEGIN case current_state is WHEN s0 => out1<="0000&

55、quot; WHEN s1 => out1<="1001" WHEN s2 => out1<="1100" WHEN s3 => out1<="1111" end case; END PROCESS; end bhv; EDA試卷答案一、单项选择题1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入_A_综合适配_B_编程下载硬件测试。P14A. 功能仿真B. 时序仿真C. 逻辑综合D. 配置3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描

56、述的功能块，但不涉及实现该功能块的具体电路的IP核为_A_。P25A. 软IPB. 固IPC. 硬IPD. 全对4. 综合是EDA设计流程的关键步骤，在下面对综合的描述中，_D_是错误的。P15A. 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。5. 大规模可编程器件主要有FPGA、CPL

57、D两类，其中CPLD通过_A_实现其逻辑功能。P42A. 可编程乘积项逻辑B. 查找表（LUT）C. 输入缓冲D. 输出缓冲6. VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述_B_。P274A. 器件外部特性B. 器件的内部功能 C. 器件外部特性与内部功能D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；下列方法中_A_不属于面积优化。P238A. 流水线设计B. 资源共享C. 逻辑优化D. 串行化8. 进程中的信号赋值语句，其信号更新是_B_。P134A. 立即完成B.

58、在进程的最后完成C. 按顺序完成D. 都不对9. 不完整的IF语句，其综合结果可实现_A_。P147A. 时序逻辑电路B. 组合逻辑电路C. 双向电路D. 三态控制电路10. 状态机编码方式中，其中_A_占用触发器较多，但其简单的编码方式可减少状态译码组合逻辑资源，且易于控制非法状态。P221A. 一位热码编码B. 顺序编码C. 状态位直接输出型编码D. 格雷码编码二、VHDL程序填空1. 下面程序是1位十进制计数器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENT

59、ITY CNT10 ISPORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;END CNT10;ARCHITECTURE bhv OF CNT10 ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS (CLK) BEGINIF CLK'EVENT AND CLK = '1' THEN- 边沿检测IF Q1 > 10 THENQ1 <= (OTHERS => '0');- 置零ELSEQ1 <=

60、 Q1 + 1 ;- 加1END IF;END IF;END PROCESS ;Q <= Q1;END bhv;2. 下面是一个多路选择器的VHDL描述，试补充完整。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bmux ISPORT (sel : IN STD_LOGIC;A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0);Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ;END bmux;ARCHITECTURE bhv OF bmux ISBEGINy <= A when se

61、l = '1' ELSE B;END bhv;三、VHDL程序改错仔细阅读下列程序，回答问题LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTITY LED7SEG IS- 3PORT (A : IN STD_LOGIC_VECTOR(3 DOWNTO 0);- 4CLK : IN STD_LOGIC;- 5LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0);- 6END LED7SEG;- 7ARCHITECTURE one OF LED7SEG IS- 8SIGNAL TMP : STD_LOG

62、IC;- 9BEGIN- 10SYNC : PROCESS(CLK, A)- 11BEGIN- 12IF CLK'EVENT AND CLK = '1' THEN- 13TMP <= A;- 14END IF;- 15END PROCESS;- 16OUTLED : PROCESS(TMP)- 17BEGIN- 18CASE TMP IS- 19 WHEN "0000" => LED7S <= "0111111"- 20 WHEN "0001" => LED7S <= "

63、0000110"- 21 WHEN "0010" => LED7S <= "1011011"- 22 WHEN "0011" => LED7S <= "1001111"- 23 WHEN "0100" => LED7S <= "1100110"- 24 WHEN "0101" => LED7S <= "1101101"- 25 WHEN "0110" =>

64、; LED7S <= "1111101"- 26 WHEN "0111" => LED7S <= "0000111"- 27 WHEN "1000" => LED7S <= "1111111"- 28 WHEN "1001" => LED7S <= "1101111"- 29END CASE;- 30END PROCESS;- 31END one;- 321. 在程序中存在两处错误，试指出，并说明理由：第14行 T

65、MP附值错误第29与30行之间，缺少WHEN OTHERS语句2. 修改相应行的程序：错误1行号： 9 程序改为： TMP : STD_LOGIC_VECTOR(3 DOWNTO 0);错误2行号： 29 程序改为：该语句后添加 WHEN OTHERS => LED7S <= "0000000"四、阅读下列VHDL程序，画出原理图（RTL级）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY HAD ISPORT (a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT STD_LOGIC;

66、d : OUT STD_LOGIC);END ENTITY HAD;ARCHITECTURE fh1 OF HAD ISBEGINc <= NOT(a NAND b);d <= (a OR b)AND(a NAND b);END ARCHITECTURE fh1;五、请按题中要求写出相应VHDL程序1. 带计数使能的异步复位计数器输入端口：clk时钟信号rst异步复位信号en计数使能load同步装载data（装载）数据输入，位宽为10输出端口：q计数输出，位宽为10LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC

67、_UNSIGNED.ALL;ENTITY CNT1024 ISPORT (CLK, RST, EN, LOAD: IN STD_LOGIC;DATA : IN STD_LOGIC_VECTOR (9 DOWNTO 0);Q : OUT STD_LOGIC_VECTOR (9 DOWNTO 0) );END CNT1024;ARCHITECTURE ONE OF CNT1024 ISBEGINPROCESS (CLK, RST, EN, LOAD, DATA)VARIABLE Q1 : STD_LOGIC_VECTOR (9 DOWNTO 0);BEGINIF RST = '1'

68、 THENQ1 := (OTHERS => '0');ELSIF CLK = '1' AND CLK'EVENT THENIF LOAD = '1' THEN Q1 := DATA;ELSEIF EN = '1' THENQ1 := Q1 + 1;END IF;END IF; END IF;Q <= Q1;END PROCESS;END ONE;2. 看下面原理图，写出相应VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRI_STATE ISPORT (E, A : IN STD_LOGIC;Y : INOUT STD_LOGIC;B : OUT STD_LOGIC);END TRI_STATE;ARCHITECTURE BEHAV OF TRI_ST