环形计数器和扭环形计数器设计

1、本科毕业论丈计.创作丿题 可:环形计救春和扭环形计數乐设计学生:学罟:兜C糸八电子传息工程学兜专址：通信工程入学对间：年月导师：职称/学住：导师所农草住：克成对间:2014年 刀环形计數晟和扭环形计做昙讼计现代世界的快遠发喪，夜生活已成为大多数城市不可缺少的生活，亦夜生活中，五彩斑 斓，形状不断变化的LED灯走入了丸家的生话。而冬种形状的LED灯，随舟技术的不斷发 钛EDA很计得刊不新地发喪和应用，LED灯所表示的图亲多种多挥，LED灯中呆简单的就 散流水灯.而流水灯可以由环形计数段或扭环形计散森控制。本丈以环形计救帝和扭环形计 散丢为设计对象，根据其相关规律，设计其运行电跆，以及用veril

2、og硬件描述语言卖现。 家主要诊及计救森的循环与勺龙动以及釆后整个计数段的楼测方秦和仿真。本设计可以卖现 计数爰的一些荷单的柱制，并用modelsim i£行仿真。关健词：环形计數星和叔环形计數晟段计；Verilog； modelsim。Twisted ring counter ring counter and design学习资料.AbstractThe rapid development of the modern v/orld, night life has become indispensable in the life most of the city, in the ni

3、ghtlife, colorful, shape changing LED lights went into people's lives And various shapes of LED lights, with the continuous development of technology, EDA design get continuously development and application of LED lamp represents pattern is varied, the most simple several v/ater light LED lights

4、, lights and runni ng water can be con trolled by the ring counter or tv/isti ng the ring coun ter. This article is based on the circular counter and twisting the ring counter as the design object. According to the counter relevant laws , the counter is to design the operation circuit .this design a

5、dopts hierarchical method and verilog hardware description language to realize This article is mainly related to counter circulation and since the start and final of the test scheme and simulationThis design can realize some simple control counter, and modelsim simulationKeywords: ring counter and t

6、wisting the ring counter design ; Verilog; modelsim.学习资料.1 引才12设计任务和要求12.1複计任务222说计要求33设计点理33.1环形计数弄楚义33.2环形计數豪工作廳理33.3扭环形计33.4扭环形计数專工作点理34.环形计數鼻的很计35 扭环形计计66.坏形计裁毛的令左助换计97 扭环形计敦鼻的令启动很计： 11&结柬语15主要参考丈伙16政161 sit随着社会的不停发袈，越来越多的LED灯用于城市的装饰，让城市准.夜娩 也可以变得握彩杀目，旬削生辉。而LED灯的简单控制，使其尹生各种绚而的 拼图，分而视之可以用一些简单

7、的设计控制细小的栈块而成。其中最简单的可以 用环形计数容和扭环形计数翠的原理和电路来控制，尹生一种流水灯的效果。在 此基础上，本丈对环形计数麥和扭环形计数春的的实现做了简单的设计，对两种 计数器的原理，勺启动，电路图进行简单的分析和设计，并用Verilog硬件描述 语t进行编写以及Altera公司的modelsim仿真工具进行仿真。硬件描述语言的发袈硬件描述语言HDL是一种用形无化方出描述数字电路和糸统的语言。利用 这种语言，数字电路糸统的役计可以从上娱到下层（从轴象列具体丿逐层描述勺 己的设计思想，用一糸列分层次的模块来表示极其复杂的救字糸统。然后，利用 电子设计勺动化（EDA丿工具，逐层进

8、行仿真睑证，再把其中需要变为卖际电路 的栈块组合，经过£动综合工具转换到门级电路阿表。摟下去，再用专用集成电 路ASIC或现场可编程门阵列FPGA勺动布局布线工具，把网表转换为要实现的 具体电路布线结构。目前，这种需层次（high-level-design；的方岀已彼7泛采用。据统计，tj 前在其国碇谷约有90%以上的ASIC和FPGA采用硬件描述语言进行设计。硬件描述语言HDL的发展至今己有20多年的史，并成功地应用于设计的 各个阶段：建栈.仿真、殓证和综合等。到20世纪80年代，已岀现了上百种硬 件描述语言，对设计自动化曾起.到了极大的促进和推动作用。但是，这些语言一 般各勺面向

9、特主的设计领城和层次，而且众多的语盲使用户无所适从。因此，急 常一种面向设计的多领城、多层次并得到普遍认同的标准硬件描述语言。20世 纪80年代后期，VHDL和VerilogHDL语言适应了这种趨势的要求，先后成为IEEE 标准。目前，硬件描述语t可谓是百抡齐放，VHDL,Verilog等等。VHDL虽然是 1995年以前唯一制是为标准的硬件描述语言，但它却比轶床烦，而且其综合库 至今也没有标准化，不具有晶体管开关级的描述能力和栈拟段计的描述能力。目 前的看出是，对于丸型的糸统级数字电路设计，VHDL是较为合适.的。卖质上，底层的VHDL设计环境是由VerilogHDL描述的赛件库支持的， 因

10、此，它们之间的互棘作性十分重要。rj-t，Verilog和VHDL的两个国际纽织 OVI, VI正在筹划这.一工作，准备成立专门的工作纽来协调VHDL和VerilogHDL 语言的互標作性。0VI也支持不需要翻译，由V HDL到Verilog的勺由表达。VerilogHDL 是在 1983 年，由 GDA(Gate Way Design Automation)公司的 Philmoorby首创的。Philmoorby后来成为Verilog-XL的主要设计者和Cadence 公司的第一合伙人。在19841985年，Philmoorby设计出来笫一个名为 Verilog-XL的仿真器；1986年，他

11、对VerilogHDL的发袈又作岀了另一个巨丸的 贡伙：提岀了用于快速门级仿真的XL算法。随着Verilog-XL算比的成功,VerilogHDL语言得到迅.速发展。1989年， Cadence公司收购了 GDA公司,VerilogHDL语t成为Cadence公司的私有財尹。 1990年.Cadence公司决龙公开VerilogHDL语言，于是成立了 OVIfOpen Verilog Internatio n丿组织，负责促4. VerilogHDL语言的发展。基于VerilogHDL的优越 性，IEEE 与 1995 年制订了 VerilogHDL 的 IEEE 标准，VerilogHDLl3

12、64-1995； 2001 年发布了 VerilogHDL1364-2001 标准。这个标准中，加入了 VerilogHDL-A 标准，是Verilog有了栈拟役计描述.的能力。随着电子尹业不断发眾与推进，硬件描述语言也会不新的发袈以适合现卖情 况的要求，VerilogHDL可能发製成为更為等级的语言，戎者彼跟爲级的语t所挣 代和兼家。Modelsim仿真工具Modelsim 是 Model Technology (Mentor Graphics 的子公司)的 DHL 硬件描述 语言的仿真软件，该软件可以用来卖现对设计的VHDL、Verilog或者是两种语言 混合的程序进行仿真，同肘色支持IE

13、EE常見的各种硬件描述语言标准。无怡从有亳的使用界面和调汎环境来看，还是从仿真速.度和仿真效果来看， Modelsim都可以算得上是业界最优秀的DHL语言仿真软件。色是唯一的单核支 持VHDL和Verilog混合仿真的仿真器，是做FPJA/ASIC段计的RTL级和门级电 路仿真的首选；他采用直棲优化的编译枝术，TCL/TK枝术和单一核仿真枝术， 具有仿真速度快，编译代码与仿真平台无关，便于IP核保护和加快程序错住主 伐等优点。Modelsim最丸的特点是其强丸的调沈功能。先进的数据流窗d,可以迅速 追球到尹生错伐或者不确定状态的療因。性能分析工具奉助分析性能瓶顿,加速 仿真。代码覆盖率檢测确保

14、测加的兜备。多种棋式的波形比较功能。丸进的Signal Spy功能，可以方便地访问VHDL、Verilog 两者混合设计中的底层信号。支持 加宏IPo目甫常见的Modelsim分为几个不同的版本：Modelsim SE. Modelsim PE, Modelsim LE 和 Modelsim OEM。其中 Modelsim SE 是主要版本。2很计任务和要求2.1设计任务学习资料.设计一个环形计数器和扭环形计数彖2.2设计要求熟悉数字色路，语言编辑以及柑应的仿真轶件仿真3段计掾理3.1环形计救器龙义环形计数器是由移住寺存器加上一定的反馈电路构成的，它是由一个移佞孑 存器和一个纽今反馈送辑色路诃

15、环构成，反馈色路的输出接向移住寺存器的串行 输入端，反馈电路的输入羯抿据移佞寺存器类型的不同，可接向移住寺存衆的串 行输入端或芷些紘发器的输岀端。3.2环形计数容工作原理四佞环形计救器，它是把移伐孑存麥最低一住的串行输出作为壽一级移佞疥 存彖的串行输入。环形计救器常用来实现脉冲顺序分配的功能（分配器丿假设寺 存器的初始状态为1000,那么花移住脉冲的作用下其状恚炙为0100到0010到 0001 后又返回到1000的顺序转换，并且不斯循环往复的执行这一过程。由上 述可知，该计数器的计数长度为N二n。3.3扭环形计救器龙义扭环形计数器的定义同环形计数辱的定义基本类似，只是在反馈电路上略有 差别。

16、扭环形计数翠的反馈在壽伐端进过一个反向后再输出移伐孑存器的最低伐 串行输入端。3.4扭环形计救容工作療理四住扭环形计数器，它是把移伐寺存器最低一伐的串行输岀作为壽一级移住 寺存器的串行输入，最后的反馈电路却是将最需伐串行输出加个反向器后输入到 最低佞串行输入端。假设孑存器的初始状态为0000,那么直一住脉冲的作用下 其状态变为1000到11000011到0001 A后又返回刊0000的转换，并且不 断循环这一过程。由上述可知，该计数器的计数长度为N=2n。4环形计救昙的役计设计一个四住环形计数器步骤如下：对于役计一个切住环形计数器，共有16个状态，学习资料.状态转移表如下表所示：Q：QsQ；

17、Q：000 10010ar1Q賈QQ00100100000111101100役其有效状态图如图4.1所示:1100111100101其中只有4个是有效状态。设其无效状态如图4.2所示:可得如下表达式:呃动方程：图4.2D严Q；D产Q； D产Q；用D紘发辱构成的色路图如下图4.3所示：（用CP代眷图中VCC）QI 0 INRJT VCCD汗APFN D Q23 yQ4 yQD /QD >6F DFz图4.3用Verilog语言描述如下：module circle_counter (rst,clk,t);parameter CNT_SIZE = 4;in put rst;in put elk

18、;output CNT_SIZE - 1 : 0t;reg CNT_SIZE 1 : 0t;always(posedge elk)if(!rst)t <= 4'b0001;/初始值elset <= cntCNT_SIZE 2 : O,cntCNT_SIZE 1;/注盘是循环左移佞，而非简单的移佞en dmodule输入激励如下：'timescale 1ns/1nsmodule circle_counter_tb;parameter CNT_SIZE = 4;reg rst,clk;wire CNT_SIZE - 1 : 0t;parameter DELY = 100

19、;circle_counter mycounter(.rst(rst),.clk(clk),.cnt(cnt); /例 化，对源丈 件代码调用always #(DELY/2) elk = *clk; /生成肘钟initialbegi nelk = 0; rst = 0;#(2*DELY) rst = 1;#(10*DELY) rst = 0;#(3*DELY) $finish; endinitial/检测不同肘间ent和rst的值$monitornt = %d, rst = %dM,cnt，rst);En dmodule图4.4由上述.仿真可知：该循环只能在0001, 0010,0100,10

20、00循环才是正确有效地，当跳出这个循环时，该程存不能保持征有效地循环循环。而其他的状态均成 无效状态而彼涙冬，而且一旦出错将很难回到有效状态继续循环。5扭环形计數春役计役计一个四佞扭环形计数器步骤如下：对于段计一个四住扭环形计数器共 有16个状态。状态转移在如下表所示：Q；Q?Q；Q：Q豊Q骨00000001000100110011011101111111111111101110110011001000100000000101101110110110011011011101101010100100010010011001001000100101得其状态图如下图5.1所示：（有效状态（左图几 无

21、数状态（右图丿几 该计 数器的计数状态彼等分成两丰，每个循环的栈都是8,即2No因此，只需要规 岌其中一个为有效循环，則另一个就是无赦循环。通常选择左边.这个循环作为工 作循环，因淮.毎次状恚孜变肘，糸统只有一个融发各状态是改变的，这就避免 了肘序色路中得旨晦现象。图5.1表达式为：Q；,+,=e?=Q：月区动方程：D严可D,= Q； D3=Q： D产 Q；用D紘发器构成的色路图如下图5.2所示：（用CP代眷图中VCC）图5.2用Verilog语言描述如下：module john_counter(rst, elk , ent); input rst,clk;parameter CNT_SIZE

22、 = 4;output CNT_SIZE - 1 : 0t;reg CNT_SIZE 1 : 0t;always(posedge elk)if(!rst)t <= 4*50000;/初始值elset <= cntCNT_SIZE 2 : 0,cntCNT_SIZE - 1;/注盘是循环移伐，而非简单的移伐endmodule激励代码：'timescale 1ns/1nsmodule john_counter_tb;parameter CNT_SIZE = 4;reg rst,clk;wire CNT_SIZE 1 : 0t;parameter DELY = 100;john_

23、counter mycounter(.rst(rst),.clk(clk),.cnt(cnt);always #(DELY/2) elk = clk;initialbegi nclk=0;rst=0;#(2*DELY) rst = 1;#(10*DELY) rst = 0;#(3*DELY) $finish;endinitial$monitor ($timeM,"cnt = %d, rst = %dM,cnt，rst);En dmodule显示仿真结果如下图5.3所示：01C003ZnZrjdo:_n_n"1）03 fiOlbi_ni XdHI （HI_n_nr（iTiy）

24、Hcb ficoj tooD Jooii Jooi1 ）：1LL1500 nsii ii ii i i i i i i i 咖5i i1000 nsI i i-EUL；0n$H1Msgs“ /johnourterjb/rst'/johnj33urterjb/dk/johnjurterb/crt图5.36环形计救春的令4动役计:以上方比设计出的环形计数赛其00011000为有效循环，其余均为无效循 环。一旦计数赛进入无数循环.将保持无效循环计数，从而不能够转入有效循环。 因此，该计数器不具备勺总动功能。为了确保环形计数器工作症有效循环，可以对上述.电珞进行改进，使之具有 勺启动功能。将Q

25、；, Q； , Q；的输出经由或非门反馈入比端，和可实现勺启 动功能。削路图如下图6.1所示：（用CP代眷图中VCC）DFF 6QPRN DQ>OK；uL Indict。PRND Q->_ORN_ 03 GPRND Q->oNQ4 GDnu3050. : : : 图6.1状态方程状态转移图如下图6.2所示:00001001Q4Q3Q2Q1图6.2用Verilog语言描述如下:module john_counter(rst,clk,cnt,DO,D1,D2,D3丄D);input rst,clk,D0,D1,D2,D3丄D;wire 3 : 0 DIN;output 3 : 0

26、t;reg 3 : 0t;assign DIN3 : 0 = D3,D2,D1,D0; /add DIN to explaint in useless statealways(posedge elk)if(!rst)t <= 4 b0000;else if(!LD)LD help to control the uselessdata into the circlet = DIN;elset <= cnt2 : 0,*(cnt2 |cnt1 |cnt0);en dmodule激励程序：'timescale 1ns/1nsmodule john_counter_tb;reg r

27、st,clk,D3,D2,D1 ,D0,LD;wire 3 : 0t;parameter DELY = 100;john_coun termy_counter(.rst(rst),.clk(clk),.cnt(cnt),.D3(D3),.D2(D2),.D1(D1),.D0(D0),.LD(LD);always #(DELY/2) elk = clk;initialbeginelk = 0; rst = 0; LD = 1; D3,D2,D1 ,D0 = 4'bOOOO;#DELY rst = 1;LD = 1;#(8*DELY) LD = 0;D3,D2,D1,D0 = 4b0110

28、; /chage DIN to examin useless state can enter into the useful state#(3*DELY) LD = 1;#(10*DELY) $finish;enden dmodule显示仿真结果如下图6.3所示：图6.3由上述.分析可知，由舫发器构成环形计数麥肘，有大量的电路状态菠当作无 效的状态而彼舎弃掉。修改反馈输入端，不仅能够实现电路的£启动功能，而且 也能提壽电路状态的使用效率。7扭环形计做晟的令直动役计：在上述设计中，扭环形计数赛迄是不能勺启动的，对及馈色路进行适当的修 改，就可以得列可勺左动的扭环形计数器，能使计救各淮.

29、任何状态下都能进入有效循环中进行计数。修改后色路图如下图7.1所示：（用CP代林图中VCC）图7.1状态转移图如下图7.2所示:用Verilog语言描述如下:module john_counter(rst,clk,cnt,D0,D1,D2,D3,LD);input rst,clk,D0,D1,D2,D3丄D;wire 3 : 0 DIN;output 3 : 0t;reg 3 : 0t;assign DIN3 : 0 = D3,D2,D1,D0; /add DIN to explaint in uselessstatealways(posedge elk)if(!rst)t <= 4'bOOOO;else if(!LD) /LD help to control the useless data into the circlet = DIN;elset <= cnt2 : 0,(cnt2)&cnt1)&cnt3);en dmodule测沈代码：'timescales/1 nsmodule john_counter_tb;reg rst,clk,D