数字逻辑(第四章 组合网络的分析与设计)

1、通常将数字系统的逻辑网络分为两大类：一类叫组合逻辑网络，另一类叫时序逻辑网络。组合逻辑网络是指电路的输出只与当时的输入有关，而与电路以前的状态无无关。时序逻辑网络是指电路的输出不仅与电路当前的输入有关，还与以前的状态有有关。逻辑网络的分析：是指对于一个已知的逻辑电路，要研究它的工作特性和逻辑功能。逻辑网络的设计：是指对于已经确定要完成的逻辑功能，要给出相应的逻辑电路设计。分析和设计师两个相反的过程。组合网络的分析 所谓组合逻辑电路的分析，就是找出给定逻辑电路输出和输入之间的逻辑关系，并指出电路的逻辑功能。分析过程一般按下列步骤进行： 根据给定的逻辑电路，从输入端开始，逐级推导出输出端的逻辑函数

2、表达式（即写布尔表达式）。 将得到的布尔表达式化简 由化简后的函数列出真值表。 判断该电路所能完成的逻辑功能，用文字概括出电路的逻辑功能或进行改进设计。 【例】 分析图示组合逻辑电路的逻辑功能。 解解:1)根据给出的逻辑图， 逐级推导出输出端的逻辑函数表达式： ACBCABACBCABPPPFACPBCPABP321321,&P2P1P3FABC图 4-2A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111 3）判断逻辑功能。 由真值表可以看出，在三个输入变量中，只要有两个或两个以上的输入变量为1，则输出函数F为1，否则为0，它表

3、示了一种“少数服从多数”的逻辑关系。因此可以将该电路概括为：三变量多数表决器。 ACBCABACBCABPPPF3212)根据函数的表达式列出真值表例分析下图逻辑电路的逻辑功能分析下图逻辑电路的逻辑功能解：1）由图写出布尔表达式NMLFABCCNABCBMABCAL而2）化简CBCBCABACABACBACBAABCCABCBABCANMLLMNF)(再用K图化简得：ACCBBAF3）根据化简后的函数列真值表ACCBBAF4）分析电路逻辑功能。由真值表可知，当ABC三个变量取值相同时F的值为0，当ABC取值不完全相同时F的值为1。，是一个三变量非一致电路。例例分析如图所示逻辑电路，并用与非门改

4、进设计分析如图所示逻辑电路，并用与非门改进设计解：1）根据逻辑图写出函数表达式：)(,CDBCBAIEFCDBCHGICDHCBGBAE所以：DBCBADCBCBACDBCBAF)()()()2 化简函数：3）列真值表4）逻辑功能分析：由真值表分析得当A=B=0或 A=B=1且C=1 ,D=0时F为1DBCBADBCBADBCBAF改进设计：)5ABBCDF1&11AiBiCiSiCi+1(a)全加器SiCi+1AiBiCi(b)1+【例】分析图 (a)所示电路，指出该电路的逻辑功能。 iiiiiiiiiiBACBACCBAS)() 11式为：根据逻辑图写函数表达解：iiiiiiiii

5、iBACBACCBAS)(12) 列真值表。 Ai Bi CiCi+1 Si0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 00 10 11 00 11 01 01 13) 分析功能。 由真值表可见，当三个输入变量Ai、Bi、Ci中有一个为1或三个同时为1时，输出Si=1，而当三个变量中有两个或两个以上同时为1时，输出Ci+1=1，它正好实现了Ai、Bi、Ci三个一位二进制数的加法运算功能，这种电路称为一位全加器。其中，Ai、Bi分别为两个一位二进制数相加的被加数、加数， Ci为低位向本位的进位，Si为本位和，Ci+1是本位向高位的进位。一位全加器的符号如图

6、4 - 3(b)所示。 如果不考虑低位来的进位，即Ci=0，则这样的电路称为半加器， 1&11AiBiCiSiCi+1(a)全加器SiCi+1AiBiCi(b)1+半加器真值表 Ai BiCi+1 Si0 00 11 01 10 00 10 11 0半加器逻辑图全加器逻辑图和符号表示&AiBiSiCi+11iiiiiiBACBAS 1半加器的表达式+ABF1F2ABF1F2 组合网络的设计 工程上的最佳设计，通常需要用多个指标去衡量，主要考虑的问题有以下几个方面： 所用的逻辑器件数目最少，器件的种类最少，且器件之间的连线最简单。这样的电路称“最小化”电路。 满足速度要求，应使级

7、数尽量少，以减少门电路的延迟。 功耗小，工作稳定可靠。 组合逻辑电路的设计组合逻辑电路的设计 电路设计的任务就是根据功能设计电路。一般按如下步骤进行： (1) 将文字描述的逻辑命题变换为真值表。这是十分重要的一步。作出真值表前要仔细分析解决逻辑问题的条件， 作出输入、输出变量的逻辑规定，然后列出真值表。2）根据真值表写出布尔函数3） 进行函数化简， 化简形式应依据选择什么门而定。 4） 根据化简结果和选定的门电路， 画出逻辑电路。 例例 1 设计三变量表决器，其中A具有否决权。分析分析：三个代表至少2个赞成，提议才能通过；但是只要A反对，B、C都赞成提议也不会通过。 解解 第一步：列出真值表。

8、 设A、B、C分别代表参加表决的逻辑变量，F为表决结果。对于变量我们作如下规定：A、B、C为 1 表示赞成， 为 0 表示反对。F=1 表示通过，F=0 表示被否决。真值表如图。 ABCF00001111001100110101010100000111三变量表决器真值表ABCCABCBACBAF),(：由真值表得函数表达式ABC0001111001111&BACF(a)(b)ABAC第二步： 函数化简。 我们选用与非门来实现。画出卡诺图，其化简过程如图 (a)所示，逻辑电路如图(b)所示。 ACABACABCBAF),(化简后函数表达式：例题例题2 p72设计一个判决器。设举重比赛有三

9、个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一裁判按一下自己面前的按钮来确定。只有当两个以上的裁判（其中必须有主裁判）判成功时，表示“ 成功 ”的灯才亮。试列出真值表、化简函数、设计逻辑电路图1） 一位数字比较器一位数字比较器 列出两个一位数A和B大小比较的真值表。分析分析：一般有三种可能： AB, AB, FABF AB3，则可以肯定AB，这时输出FAB=1;若A3B3， 则可以肯定AB, 这时输出FAB2,则FAB=1；若A2B2，则FAB=1。 (3) 只有当A2=B2时，再继续比较A1, B1。 依次类推，直到所有的高位都相等时，才比较最低位。这种从高位开始比较的方法要比从低

10、位开始比较的方法速度快。 2）多位数字比较 列比较A3A2A1 和 B3B2B1 大小的真值表组合网络的险态组合网络的险态组合险态组合险态：由于组合网络中存在们电路的延时，当某一输入发生变化时在网络的输出端可能出现舜时的干扰信号，这种现象称为组合险态。AAF=AAAAF=A+A例如：F=A.A=0,如果不考虑门电路的延时则，表达式的值始终为0，事实上门电路都有延时所以输出会是波形。即存在舜时的干扰信号。不考虑延时的输出有延时的输出组合险态的发现和消除组合险态的发现和消除用卡若图来发现和小出现态。F=AB+BC12+ABBCF当输入A=C=0时，如果B由1变为0则函数由与门“2”输出为1转为由与

11、门“2”输出为1。由于门电路有延时，则在转换过程中F出现了险态。从卡若图上看，1的输出是从一个k圈跳到另一个K圈。这两个K圈相邻但不相交。ABC00 01 11 10011 1 11A BB C12+ABBC3ACFF=AB+BC+ACABC00 01 11 10011 1 11A BB CA C发现和消除险态的方法：如果发现发现和消除险态的方法：如果发现K圈圈有相邻但不相交的情况，则函数存在险态。有相邻但不相交的情况，则函数存在险态。消除办法是：在函数中增加消除办法是：在函数中增加K圈，把相邻但不圈，把相邻但不相交的相交的K圈连接在一起。圈连接在一起。在原来的基础上增加一个圈，即增加一个与门

12、。当输入A=C=0时，如果B由1变为0则函数由与门“2”输出为1转为由与门“2”输出为1。但由于与门3可以保持F的值始终是1故消除可F的险态。基本组合电路设计举例基本组合电路设计举例二进制运算电路的设计二进制运算电路的设计【例】半加器半加器 能对两个一位的二进制数进行相加而求得“和”以及“进位”的逻辑电路叫半加器ABSCi1加数被加数和数向高位进位半加器ABCBABASi1_A B S Ci+10 00 11 01 10 01 01 00 1半加器真值表 ABCBABASi 1_函数表达式：A B S Ci+10 00 11 01 10 01 01 00 1半加器真值表 1&ABSCi

13、1AiSiCi 1全加器BiCi 1【例】全加器全加器 能对两个一位的二进制数进行相加并考虑低位来的进位，即相当于三个一位二进制数相加，得到“和”以及“进位”的逻辑电路叫全加器 Ai Bi C i-1Si C i0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1Ci全加器真值表用半加器实现函数，变换过程如下： iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiBACBACCBACBABACBACBACBACBACiCBACBACBACBABACBABA

14、CBACBACBACBAS1111_11_1_1_11_1_1_1_11_1_1_)()()()()(由Si、C i+1式组成的逻辑电路如图 所示。 用异或门构成全加器 &111&BiAiCi1Ci1Si+【例】多位二进制加法多位二进制加法如果n位二进制相加，需要n位全加器，这样构成的逻辑电路称为多位加法器。按照进位的方式分为行波进位加法器和先行进位加法器 (1) 行波进位加法器。 COCIA3B3C3S3COCIA2B2S2COCIA1B1S1COCIA0B0S0C2C1C0C1四位行波进位加法器 特点：高位的加法要等低位进位形成以后才能确定。即低位逐级求出进位，最后才能得到

15、高位的和及进位。这样加法的速度受进位传递时间的限制。*(2) 先行进位加法器为了提高加法速度，采用先行进位加法器。即每一位的进位根据各位输入同时预先形成。 11)(iiiiiiiiiiCBABACCBAS前面我们已经得到全加器的表达式为 令Gi=AiBi称为进位产生函数，Pi=Ai Bi称为进位传输函数。将其代入Si, Ci表达式中得递推公式 11iiiiiiiCPGCCPS这样可得各位全加器的表达式如下： 101230123123233233323310120122122212210101101110111000100CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGCPGCCPS

16、CPPGPGCPGCCPSCPGCCPS11iiiiiiiCPGCCPS)()()(_001_001110100011100_0_000111001011BACBABABCABABACBABABABACPGPCPS其中S0S3表达式可经变换化简而得，以S1为例， 1111111111B3A311B2A2A1B11C1B0A0 1P3 1P2P1 1P0C0C1C2S0S1S2S3CO(C3)12345678161514131211109GNDC1B0A0S0A1B1S1COS3B3A3S2A2B2UCC(a)(b) 1&1&74LS283 逻辑图与引脚图 (a) 逻辑图； (b

17、) 引脚图 十进制逻辑电路的设计一）BCD编码器的设计输入为十线十进制数字，D0.D9表示数字0.9；输出为4线BCD码B8,B4,B2,B1如图所示D0D1D2D3.D8D9七段显示器译码器BCD码编码器显示器abcdefgB8B4B2B1abcdefg列真值表BCD 码 编 码 器 真 值 表D9 D8 D7 D6 D5 D4 D3 D2 D1 D0B8 B4 B2 B10 0 0 0 0 0 0 0 0 0 0 0 0 0 01 0 0 0 0 0 0 0 0 1 0 0 0 0 18 0 1 0 0 0 0 0 0 0 0 1 0 0 02 0 0 0 0 0 0 0 1 0 0 0

18、0 1 03 0 0 0 0 0 0 1 0 0 0 0 0 1 14 0 0 0 0 0 1 0 0 0 0 0 1 0 05 0 0 0 0 1 0 0 0 0 0 0 1 0 16 0 0 0 1 0 0 0 0 0 0 0 1 1 07 0 0 1 0 0 0 0 0 0 0 0 1 1 19 1 0 0 0 0 0 0 0 0 0 1 0 0 1根据真值表写出函数表达式9887654476322975311DDBDDDDBDDDDBDDDDDB+D1D2D3D4D6D7D8D9D5B1B2B4B8用或非门和与非门混合使用电路图如下二）BCD-七段译码器的设计BCD-七段译码器的输入为

19、BCD码B8,B4,B2,B1，输出为七段显示器的输入代码agD0D1D2D3.D8D9七段显示器译码器BCD码编码器显示器abcdefgB8B4B2B1gabcfedabcdefgBCD-七段译码器的设计步骤如下1）列真值表BCD-七段译码器真值表 B8B4B2B1 a b c d e f g0 0 0 0 0 1 1 1 1 1 1 01 0 0 0 1 0 1 1 0 0 0 02 0 0 1 0 1 1 0 1 1 0 13 0 0 1 1 1 1 1 1 0 0 14 0 1 0 0 0 1 1 0 0 1 15 0 1 0 1 1 0 1 1 0 1 16 0 1 1 0 0 0 1 1 1 1 17 0 1 1 1 1 1 1 0 0 0 08 1 0 0 0 1 1 1 1 1 1 19 1 0 0 1 1 1 1 0 0 1 1gabcfed2）列出函数表达式（对ag分别列出函数表达式并化简p81）3)画逻辑图abcdefg例题：用门电路设计一个将8421 BCD码转换为余3码的变换电路。 解：解： 分析题意， 列真值表。 该电路输入为8421 BCD码，输出为余3码，因此它是一个四输入、四输出的码制变换电路，其框图如下图。根据两种BCD码的编码关系，列出真值表。由于8421 BCD码不会出现10101111这六种状态，