组合逻辑电学习教案

1、会计学1组合组合(zh)逻辑电逻辑电第一页，共154页。第一节第一节 组合组合(zh)逻辑电路的分析与设计逻辑电路的分析与设计 一、组合(zh)逻辑电路的分析已知逻辑电路写出逻辑函数写出函数的真值表分析逻辑功能第1页/共154页第二页，共154页。组合逻辑电路(lu j din l)的分析可分为以下几步： 1. 分别用代号(diho)标出每一级的输出端； 2. 根据逻辑关系写出每一级输出端对应的逻辑关系表达式；并一级一级向下写，直至写出最终(zu zhn)输出端的表达式 具体方法：由输入端逐级向后递推，写出每个门输出对由输入端逐级向后递推，写出每个门输出对应于输入的逻辑关系式，最后一定能推出最

2、终输出对应于输应于输入的逻辑关系式，最后一定能推出最终输出对应于输入的逻辑关系式入的逻辑关系式。3. 列出最初输入状态与最终输出状态输出的真值表（注意：输入、输出变量的排列顺序可能会影响其结果的分析，一般按ABC或F3F2F1的顺序排列）； 4. 根据真值表或表达式分析出逻辑电路的功能。 第2页/共154页第三页，共154页。ABCY&逻辑图逻辑图逻辑逻辑(lu j)表达表达式式 1 1 最简与或最简与或表达式表达式化简 2 ABY 1BCY 2CAY 31Y2Y3YY 2 CABCABY从输入(shr)到输出逐级写出ACBCABYYYY 321第3页/共154页第四页，共154页。A

3、 B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111最简与或最简与或表达式表达式 3 真值表真值表CABCABY 3 4 电路的逻电路的逻辑辑(lu j)功能功能当输入当输入A、B、C中有中有2个或个或3个为个为1时，输出时，输出Y为为1，否则，否则(fuz)输出输出Y为为0。所以这个电路实际上是一种。所以这个电路实际上是一种3人表决用的组合电路：只要有人表决用的组合电路：只要有2票或票或3票同意，表决就通过。票同意，表决就通过。 4 第4页/共154页第五页，共154页。Y31111ABCYY1Y21逻辑图逻辑图BBACBABYYYYBY

4、XYBAYCBAY213321逻辑逻辑(lu j)表达表达式式BABBABBACBAY最简与或最简与或表达式表达式第5页/共154页第六页，共154页。真值表真值表A B CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 111111100ABCY&用与非门实现用与非门实现(shxin)电路的输出Y只与输入A、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个(y )为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算的关系。电路电路(dinl)的逻辑的逻辑功能功能ABBAY第6页/共154页第七页，共154页。 二、组

5、合二、组合(zh)逻辑电路的设计逻辑电路的设计组合逻辑电路的设计是根据某一具体逻辑问题的要求，得组合逻辑电路的设计是根据某一具体逻辑问题的要求，得到实现到实现(shxin)这一逻辑功能的这一逻辑功能的“最优最优”电路。电路。 所谓所谓“最优最优”的逻辑设计，往往需要综合考虑其指标。的逻辑设计，往往需要综合考虑其指标。 在用小规模集成电路进行逻辑设计时，追求的目标是最少在用小规模集成电路进行逻辑设计时，追求的目标是最少逻辑门数和最少的器件种类等，以达到最稳定、最经济的指逻辑门数和最少的器件种类等，以达到最稳定、最经济的指标。标。 随着集成电路生产工艺的不断成熟，直接用中、大规模集随着集成电路生产

6、工艺的不断成熟，直接用中、大规模集成电路来实现成电路来实现(shxin)给定逻辑功能的数字电路已成为目前给定逻辑功能的数字电路已成为目前逻辑电路设计的新思想。其逻辑电路设计的新思想。其“最优最优”设计的指标也转为追求设计的指标也转为追求合适的集成器件和集成块数的减少。合适的集成器件和集成块数的减少。第7页/共154页第八页，共154页。 组合逻辑电路的一般组合逻辑电路的一般(ybn)设计方法：设计方法：已知逻辑问题写出逻辑函数写出函数的真值表画出逻辑电路电路装配调试 逻辑抽象的工作可以这样来进行：逻辑抽象的工作可以这样来进行：分析问题的因分析问题的因果关系，确定果关系，确定输入变量和输输入变量

7、和输出变量。出变量。定义逻辑状态的定义逻辑状态的含意，以含意，以0，1分分别代表变量的两别代表变量的两种取值状态。种取值状态。根据给定的因果根据给定的因果关系列出真值表关系列出真值表进而写出逻辑函进而写出逻辑函数表达式。数表达式。第8页/共154页第九页，共154页。组合逻辑电路(lu j din l)设计步骤： 1. 根据电路功能的文字描述，作出输入、输出变量(binling)的逻辑规定，将其输入、输出的逻辑关系用真值表的形式列出； 2. 通过逻辑(lu j)化间，由真值表写出最简的逻辑(lu j)函数表达式 真值表中输入变量的组合共有2n种，正好与最小项一一对应。因此，可以用真值表中输出等

8、于1时所对应的最小项之和来表示输出的逻辑函数表达式。 3. 对输出的逻辑函数化简； 可以用代数法或卡诺图法将所得的函数化为最简与或表达式。4. 作出逻辑电路图； 化简后的逻辑函数表达式是最简的“与或”形式，一般可用二级与非门来实现此逻辑。（因为与非/与非等于与或） 5.最后一步进行实物安装调试，这是最终验证设计是否正确的手段。 第9页/共154页第十页，共154页。真值表真值表电路电路(dinl)功能功能描述描述设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据(gnj)逻辑要求列出真值表。A BY0 00 11 01 10110 1 穷

9、举法 1 第10页/共154页第十一页，共154页。 2 逻辑逻辑(lu j)表达式或卡表达式或卡诺图诺图最简与或最简与或表达式表达式化简 3 2 BABAY已为最简与或表达式 4 逻辑逻辑(lu j)变换变换 5 逻辑电路逻辑电路(lu j din l)图图ABY&ABY=1用与非门实现BABAYBAY用异或门实现第11页/共154页第十二页，共154页。真值表真值表电路功电路功能能(gngnng)描述描述设主裁判为变量(binling)A，副裁判分别为B和C；表示成功与否的灯为Y，根据逻辑要求列出真值表。 1 穷举法 1 A B CYA B CY0 0 00 0 10 1 00 1

10、 100001 0 01 0 11 1 01 1 10111 2 ABCCABCBAmmmY765 2 逻辑表达式逻辑表达式第12页/共154页第十三页，共154页。 ABC0001111001ABACY& 3 卡诺图卡诺图最简与或最简与或表达式表达式化简 4 5 逻辑逻辑(lu j)变换变换 6 逻辑电逻辑电路路(lu j din l)图图 3 化简 4 111Y=AB +AC 5 ACABY 6 第13页/共154页第十四页，共154页。 某工厂有A、B、C三个车间和一个自备电站，站内有二台发电机M和N，M发电机的发电能力是N发电机的二倍，如果一个车间开工，启动N发电机就可满足要求

11、；如果二个车间开工应启动M发电机才能满足要求；如果三个车间均开工，则M、N发电机均要启动，试用与非门设计一个控制线路，去控制M、N的启动。例例3 设计(shj)步骤：根据(gnj)设计要求，设定三个输入变量A、B、C：A为1时，表示A车间工作，反之为不工作。B为1时，表示B车间工作，反之为不工作。C为1时，表示C车间工作，反之为不工作。设定(sh dn)输出变量M和N:M为1时，表示M发电机工作，反之为不工作。N为1时，表示N发电机工作，反之为不工作。根据设计要求，列出输入、输出关系的真值表，如图所示第14页/共154页第十五页，共154页。11111010110110110001011101

12、00101010000000NMCBA由真值表写出输出(shch)M、N的逻辑表达式：ABCCABCBABCAMABCCBACBACBAN用卡诺图法化简逻辑(lu j)函数，如图所示，可得M、N的最简与或表达式：ACBCABM111010100010110100ABCM第15页/共154页第十六页，共154页。CBACBACBACBAN_010111010010110100ABCN用与非门涉及此逻辑(lu j)函数的逻辑(lu j)图。由于：ABACBCABACBCABACBCMABCCBACBACBAABCCBACBACBAABCCBACBACBAN因此，可用与非门实现(shxin)此逻辑，

13、如图所示ABCMN&第16页/共154页第十七页，共154页。例例4设计设计(shj)一个用来判别一位一个用来判别一位8421BCD码是否大于码是否大于5的电路。如果输入值大于的电路。如果输入值大于5时，电路输出时，电路输出1；当输入小于等；当输入小于等于于5时，电路输出为时，电路输出为0。第一步：根据(gnj)题意列出真值表。 由于8421BCD码每一位数是由四位二进制数组成，且其有效编码为00001001，而10101111是不可能(knng)出现的，故在真值表中当作任意项来处理。其值表如下表： 第17页/共154页第十八页，共154页。第二步：根据(gnj)真值表写出其化简过的与

14、非表达式。 由卡诺图不难得到(d do)化简后的与非表达式为： 第三步：根据简化(jinhu)的与非表达式画出如图所示的逻辑电路图。 第18页/共154页第十九页，共154页。 在设计过程在设计过程(guchng)中要注意考虑几个实际问题：中要注意考虑几个实际问题：逻辑逻辑(lu j)门输入门输入端数的限制端数的限制输入输入(shr)变量变量的形式（原变的形式（原变量、反变量）量、反变量）对电路信对电路信号传输时号传输时间的要求。间的要求。单输出函数单输出函数与多输出函数与多输出函数第19页/共154页第二十页，共154页。第二节第二节 输入端的输入端的(dund)限制问题（扇入限制问题（扇入

15、问题）问题）一、多余输入端的(dund)处理 上面介绍(jisho)的是组合逻辑的一般设计方法，实际遇到的问题往往比较复杂。下面对设计过程常见的问题进行讨论。 1.多余输入端的处理 多余输入端的处理可分为两种情况加以处理：即输入端的逻辑关系是与逻辑关系还是或逻辑关系两种。 输入端为与逻辑时：对于TTL电路可将多余输入端接高电平、与其它输入端并接或悬空（但在干扰比较严重的场合不能将多余输入端悬空）；对于CMOS的输入与逻辑只能接成高电平或输入端相并联，但不能悬空。 输入端为或逻辑时：无论对于TTL电路，还是CMOS电路可将多余输入端接低电平、与其它输入端并接。 第20页/共154页第二十一页，共

16、154页。2. 电路提供的输入(shr)端少于实际需要的输入(shr)端 对于处理集成电路的输入端少于实际电路需要的输入端的问题，要比处理输入有多余端复杂，通常采用分组的方法进行(jnxng)解决。下图你应该不难看懂。 二、扇出问题二、扇出问题(wnt) 在我们设计电路时，最终的电路可能存在一个门电路的输出带的负载非常多，可能超过器件的带负载能力，由于负载一般为同系列的门电路，故这问题通常叫做扇出问题。 解决这种问题通过可通过两种方法来解决：一种是采用扇出系数大的门作为输出（通过在器件手册称为带缓冲的门），一般这种门的扇出可达20，这一般是可以满足要求的。另一种方法可采用分组的方法增加驱动能力

17、，这与上图的工作原理类似。 第21页/共154页第二十二页，共154页。1、产生、产生(chnshng)竞争冒险的原因竞争冒险的原因在组合电路中，当输入信号的状态改变时，输出端可能会出现(chxin)不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。产生竞争(jngzhng)冒险的原因：主要是门电路的延迟时间产生的。AA1&Y1AAY1(a)(b)11Y2AAY2(a)(b)干扰信号01AAY12AAY第三节第三节 组合电路中的竞争冒险组合电路中的竞争冒险第22页/共154页第二十三页，共154页。 我们在前面设计和分析电路时，没有考虑器件的延时问题(wnt)，而实际的器件

18、是存在延时的，竟争冒险现象就是由于器件的延时造成的，没有延时的话其将没有竟争冒险。 上图中是在或与输入端的两个输入的变量正好相反，其实在与输入端的两个变量正好相反并且有延时的话同样会出现竟争冒险的现象。 结论：门电路中有两个(lin )输入信号同时向相反的电平跳变的现象叫做竞争。 竟争的结果，如果(rgu)使稳态输出的逻辑关系受到短暂的破坏，出现不应有的尖脉冲，这种现象叫做冒险。 发生冒险的竞争叫做临界竞争；不发生冒险的竞争叫做非临界竞争。当发生临界时，若输出端出现负向干扰脉冲，叫做偏1冒险（或0型冒险）；若输出端出现正向干扰脉冲，叫做偏0冒险（或1型冒险）。偏0冒险和偏1冒险都是电路输出在稳

19、态情况下的冒险，所以统称为静态冒险。第23页/共154页第二十四页，共154页。2 组合电路竞争冒险(mo xin)的判断代数(dish)法 判断(pndun)有没有竟争冒险现象，只要判断(pndun)任意一个与输入、或输入的变量是否出现两个输入变量相反、或两个输入变量相同但经过的路径不同，则可能存在竟争冒险的现象，这可以很方便用代数法加以判断(pndun)。一个输入变量：_AAAA多个输入变量：总有竞争冒险现象Y=AB+C卡诺图法（偏1冒险）（偏0冒险）第24页/共154页第二十五页，共154页。 除上面(shng min)的判断方法还可以用卡诺图进行判断，下图为前面卡诺图化简的一个例子，在

20、这两种圈法中很显然其第二种更简单，第一种不是最简，但在竟争冒险的判断中，第一种不存在，而第二种却存在竟争冒险现象。利用卡诺图法进行判断的规则：观察卡诺图中的是否有两个圈相切但不相交，如有则存在竟争冒险现象。很显然其第二图是只相切但不相交，而第一个图是全部相交的，故其没有竟争冒险现象。 00 01 11 1000ABCD011110 1 1 1 1 1 1 1 1 (a)00 01 11 1000ABCD011110 1 1 1 1. 1 1 1 1(b)第25页/共154页第二十六页，共154页。 表格(biog)法 冒险由竞争引起。所以，一个组合电路是否产生冒险可以逐级列出真值表（为了(wi

21、 le)排除功能竟争，在可能的情况下，输入变量的取值按循环码排列），查出每个门的输入是否有两个中间变量同时反向变化，产生竞争，如果有就存在静态冒险。如果某个们的中间变量，一个存在静态冒险，另一个又有跳变（两中间变量竞争），该门的输出就有动态竞争。例：判断由函数F=A(AB+AC)构成的电路是否存在冒险？解：函数(hnsh)的逻辑电路如图所示。11111ABCFB C AX Y Z L F0 0 00 0 10 1 10 1 01 1 01 1 11 0 11 0 01 0 1 0 1 00 1 01 0 01 0 00 0 00 0 01 0 1 0 0 0 1 1 1 1 0 0 1 1 0

22、 0 0 0 02345L真值表第26页/共154页第二十七页，共154页。 由真值表可以看出，当B=C=0，A由0变为1时，中间变量Y、Z同时反向变化有竞争，故门4输出L存在偏0冒险。又由门5输入的中间变量X有跳变，所以电路(dinl)输出F存在动态冒险。 小结：代数法是最基本的方法，但不只观且繁琐。卡诺图法是代数法的直观表现，是一种比较方便的方法。表格法则(fz)便于计算机来判断。3 消除冒险消除冒险(mo xin)的方法的方法消除逻辑竞争引起的冒险，常用的方法有一、引入封锁脉冲 在输入信号变化期间，引入一个与冒险脉冲（干扰脉冲）同步的封锁脉冲，把产生冒险的门封锁。 A_A0_ AA相与第

23、27页/共154页第二十八页，共154页。二、引入选通脉冲(michng) 在产生冒险的门电路的输入端，引入一个选通脉冲，其作用是，封锁过渡状态，只有电路达到新的稳态之后才把门(b mn)打开。所以选通脉冲是一种较宽的封锁脉冲三、接入滤波(lb)电容 干扰脉冲很窄，可以在电路的输出端并接一个容量不大的电容，滤掉冒险脉冲AA_A选通+A_A选通1_ AA引入1有效1开门第28页/共154页第二十九页，共154页。四、增加(zngji)冗余项AA_AA_A0_ AA 所谓增加(zngji)冗余项，就是在卡诺图上，加上一个与两相切卡诺图相交的一个圈（一项），破坏相切性。加上此项（此圈）后，函数式再不

24、可能化成Y=A+A或Y=AA的形式，从而消除了冒险。BCCABACABAY_A_A当B=C=1时：1_AAY此法也称修改(xigi)逻辑设计第29页/共154页第三十页，共154页。本节小结(xioji)组合电路的特点：在任何时刻的输出只取决于当时的组合电路的特点：在任何时刻的输出只取决于当时的输入信号，而与电路原来所处的状态无关。实现组合电路输入信号，而与电路原来所处的状态无关。实现组合电路的基础是逻辑的基础是逻辑(lu j)(lu j)代数和门电路。代数和门电路。组合电路的逻辑组合电路的逻辑(lu j)(lu j)功能可用逻辑功能可用逻辑(lu j)(lu j)图、图、真值表、逻辑真值表、

25、逻辑(lu j)(lu j)表达式、卡诺图和波形图等表达式、卡诺图和波形图等5 5种方法种方法来描述，它们在本质上是相通的，可以互相转换。来描述，它们在本质上是相通的，可以互相转换。组合电路的设计步骤：逻辑组合电路的设计步骤：逻辑(lu j)(lu j)图图写出逻辑写出逻辑(lu j)(lu j)表达式表达式逻辑逻辑(lu j)(lu j)表达式化简表达式化简列出真值表列出真值表逻辑逻辑(lu j)(lu j)功能描述。功能描述。组合电路的设计步骤：列出真值表组合电路的设计步骤：列出真值表写出逻辑写出逻辑(lu (lu j)j)表达式或画出卡诺图表达式或画出卡诺图逻辑逻辑(lu j)(lu j

26、)表达式化简和变换表达式化简和变换画出逻辑画出逻辑(lu j)(lu j)图。图。在许多情况下，如果用中、大规模集成电路来实现组合在许多情况下，如果用中、大规模集成电路来实现组合函数，可以取得事半功倍的效果。函数，可以取得事半功倍的效果。第30页/共154页第三十一页，共154页。 3.4.1 加法器 实现两个二进制数相加功能的电路(dinl)称为加法器。加法器有一位加法器和多位加法器之分。 1.一位加法器 实现两个一位二进制数相加的电路称为一位加法器。一位加法器又分为半加器和全加器。 1) 半加器 只考虑本位两个一位二进制数A和B相加,而不考虑低位进位(jnwi)的加法,称为半加，实现半加功

27、能的电路称为半加器。 半加器的真值表如表310所示。表中的A和B分别(fnbi)表示两个相加的一位二进制数,S是本位和,Cout是本位向高位的进位。第四节第四节 加法器及其应用加法器及其应用第31页/共154页第三十二页，共154页。1、半加器、半加器3.4.1 半加器和全加器半加器和全加器能对两个1位二进制数进行相加而求得和及进位(jnwi)的逻辑电路称为半加器。iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符号半加器电路图半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1加数加数本位的和本位的和向高位的进位向高

28、位的进位第32页/共154页第三十三页，共154页。2、全加器、全加器能对两个1位二进制数进行(jnxng)相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1 AiBiCi-1000111100010111010 Si的卡诺图 AiBiCi-1000111100001010111 Ci的卡诺图17421iiiiCBAmmmmSiiiiiiiiBACBABAmmC153)(Ai、Bi：加数， Ci-1：

29、低位来的进位，Si：本位(bnwi)的和， Ci：向高位的进位。第33页/共154页第三十四页，共154页。iiiiiiiiiiiiiiiiiiiiiiBACBABACBABABACBACBABAmmC111153)()(全加器的逻辑全加器的逻辑(lu j)图和逻辑图和逻辑(lu j)符号符号=1&AiBiCi-1SiCi (a) 逻辑图 (c) 国标符号AiBiCi-1SiCiAiBiCi-1SiCi(b) 曾用符号CI CO&FA=1111111111117421)()()()(iiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiiCBACBACBACBCBACB

30、CBACBACBACBACBAmmmmS第34页/共154页第三十五页，共154页。11iiiiiiiCBCABAC 用与门和或门实现用与门和或门实现(shxin)1111iiiiiiiiiiiiiCBACBACBACBAS Si Ci111 Ai Bi Ci-1&第35页/共154页第三十六页，共154页。 用与或非门实现用与或非门实现(shxin) AiBiCi-1000111100010111010 Si的卡诺图 AiBiCi-1000111100001010111 Ci的卡诺图1111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC先求Si和

31、Ci。为此，合并值为0的最小项。再取反，得：1111iiiiiiiiiiiiiiCBACBACBACBASS11iiiiiiiiCBCABACC第36页/共154页第三十七页，共154页。CiSi & 1 & 1AiBiCi-11111111iiiiiiiiiiiiiCBACBACBACBAS11iiiiiiiCBCABAC第37页/共154页第三十八页，共154页。 3.4.2.多位加法器 实现两个(lin )多位二进制数相加的电路称为多位加法器。根据电路结构的不同,常见的多位加法器分为串行进位加法器和超前进位加法器。 1) 串行进位加法器（行波进位加法器） n位串行进位加法

32、器由n个一位加法器串联构成,图所示是一个四位串行进位加法器。在串行进位加法器中,采用串行运算方式,由低位至高位,每一位的相加都必须等待下一位的进位。这种电路结构简单,但运算速度慢:一个n位串行进位加法器至少需要经过n个全加器的传输延迟时间才能得到可靠的运算结果。第38页/共154页第三十九页，共154页。实现多位二进制数相加的电路(dinl)称为加法器。1、串行进位、串行进位(jnwi)加法器加法器3.4.2 加法器加法器 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：进位信号是由低位向高位逐级传递的，速度

33、不高。第39页/共154页第四十页，共154页。 2)超前进位加法器 为了提高运算速度,将各进位提前并同时送到各个全加器的进位输入端,这种加法器称为超前进位加法器。其特点(tdin)是运算速度快,但电路结构较复杂。 两个n位二进制数An-1An-2AiA1A0和Bn-1 Bn-2BiB1B0进行相加的算式如下:n 1n 2i10n 1n 2i10n 1n 2i10n 1n 2i10CCCCCAAAAABBBBBSSSSS 超前进位加法器就是利用(lyng)上面表达式同时计算出各位的进位,并同时加到各个全加器的进位输入端,从而大大提高加法器的运算速度。第40页/共154页第四十一页，共154页。

34、2、并行、并行(bngxng)进位加法器（超前进位加法器）进位加法器（超前进位加法器） iiiBAG iiiBAP进位进位(jnwi)生成项生成项进位进位(jnwi)传传递条件递条件11)(iiiiiiiiiCPGCBABAC进位表达式进位表达式1001230123123233233323310012012122122212210010110111011100001000CPPPPGPPPGPPGPGCPGCCPSCPPPGPPGPGCPGCCPSCPPGPGCPGCCPSCPGCCPS11iiiiiiCPCBAS和表达式和表达式4位超前进位加位超前进位加法器递推公式法器递推公式第41页/共1

35、54页第四十二页，共154页。S0S1S2S3C3C0-1A0B0A1B1A2B2A3B3=1&1P0G0P1G1P2G2P3G311=1&=1&C0C1C21&=1=1=1=1&=1&第42页/共154页第四十三页，共154页。 16 15 14 13 12 11 10 974LS283 1 2 3 4 5 6 7 8VCC B2 A2 S2 B3 A3 S3 C3TTL 加法器 74LS283 引脚图 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8VDDB3C3 S3 S2 S1 S0 C0-1CMOS加

36、法器 4008 引脚图A3 B2 A2 B1 A1 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GNDA15A12 B15B12 A11A8 B11B8 A7A4 B7B4 A3A0 B3B0 S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S04 位加法器4 位加法器4 位加法器4 位加法器C15 C11 C7 C3 C0-1加法器的级连加法器的级连集成集成(j chn)二二进制进制4位超前进位超前进位加法器位加法器第43页/共154页第四十四页，共154页。3.4.3 加法器的应用加法器的应用(yngyng)1、8421 BC

37、D码转换码转换(zhunhun)为余为余3码码 BCD 码 0 0 1 1余 3 码 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 C0-1 A3 A2 A1 A0 B3 B2 B1 B0=1=1=1=1被加数/被减数加数/减数加减控制BCD码码+0011=余余3码码2、二进制并行、二进制并行(bngxng)加法加法/减法器减法器C0-10时，时，B 0=B，电路，电路执行执行A+B运算；当运算；当C0-11时，时，B 1=B，电路执行，电路执行AB=A+B运算。运算。第44页/共154页第四十五页，共154页。3、二、二-十

38、进制加法器十进制加法器C&进位输出被加数加数“0”1&8421 BCD 输出 S3 S2 S1 S0C3 4 位二进制加法器 C0-1 A3 A2 A1 A0 B3 B2 B1 B0 S3 S2 S1 S0C3 4 位二进制加法器 C0-1 A3 A2 A1 A0 B3 B2 B1 B0进位输入13233SSSSCC修正修正(xizhng)条件条件第45页/共154页第四十六页，共154页。本节小结(xioji)能对两个能对两个1 1位二进制数进行相加而求得和及进位的逻位二进制数进行相加而求得和及进位的逻辑电路称为半加器。辑电路称为半加器。能对两个能对两个1 1位二进制数进行相

39、加并考虑低位来的进位位二进制数进行相加并考虑低位来的进位，即相当于，即相当于3 3个个1 1位二进制数的相加，求得和及进位的位二进制数的相加，求得和及进位的逻辑电路称为全加器。逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按照进实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂慢，超前进位加法器速度较快、但电路复杂(fz)(fz)。加法器除用来实现两个二进制数相加外，还

40、可用来加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等设计代码转换电路、二进制减法器和十进制加法器等。第46页/共154页第四十七页，共154页。用来完成两个(lin )二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。3.5.1 1位数值位数值(shz)比比较器较器设AB时L11；AB时L21；AB时L31。得1位数值(shz)比较器的真值表。A BL1(AB) L2(AB)L3(A=B)L2(AB AB AB3A3B2A2B1A1B0A0B、AB AB) L2(AB) L3(A=B)111&1111111111&1&逻

41、辑图逻辑图第51页/共154页第五十二页，共154页。3.5.3 比较比较(bjio)器的级器的级联联 16 15 14 1 3 12 11 10 974LS85 1 2 3 4 5 6 7 8VCC A3 B2 A2 A1 B1 A0 B0B3 AB AB A=B AB AB AB ABAB AB ABAB AB ABAB AB ABAB AB ABAB AB ABAB AB AB AB AB AB AB AB AB AB AB AB A=B第54页/共154页第五十五页，共154页。本节小结(xioji)在各种数字系统尤其是在计算机中，经常需要在各种数字系统尤其是在计算机中，经常需要(xy

42、o)(xyo)对两个二进制数进行大小判别，然后根据对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来完成两个二进判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电路中，数值比较器的输入是称比较器。在数字电路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果要进行比较的两个二进制数，输出是比较的结果。利用集成数值比较器的级联输入端，很容易构利用集成数值比较器的级联输入端，很容易构成更多位数的数值比较器。数值比较器的扩展方成更多位数的数值比较器。数值比较器的扩展方式有串联和并

43、联两种。扩展时需注意式有串联和并联两种。扩展时需注意TTLTTL电路与电路与CMOSCMOS电路在连接方式上的区别。电路在连接方式上的区别。第55页/共154页第五十六页，共154页。 用由0和1组成(z chn)的二值代码表示不同的事物称为编码,实现编码功能的电路称为编码器。常见的编码器有普通编码器、优先编码器、二进制编码器、二十进制编码器等等。在普通编码器中,输入信号是相互排斥的,任一时刻都有而且只有一个输入信号出现。 第六节第六节 编码器编码器 1.二进制普通编码器 用n位二进制代码对2n个相互排斥的信号进行编码的电路,称为二进制普通编码器。三位二进制普通编码器的功能是对八个相互排斥的输

44、入信号进行编码,它有八个输入、三个输出,因此(ync)也称为8线-3线二进制普通编码器。真值表只列出了输入I0I7可能出现的组合,其他组合都是不可能发生的,也就是约束。第56页/共154页第五十七页，共154页。输入输 出Y2 Y1 Y0I0I1I2I3I4I5I6I70 0 00 0 10 1 00 1 11 0 01 0 11 0 01 1 13.6.1 二进制编码器二进制编码器1、3位二进制编码器位二进制编码器输入输入8个互斥的信号个互斥的信号(xnho)输出输出3位二进制位二进制代码代码真真值值表表第57页/共154页第五十八页，共154页。三位二进制普通(ptng)编码器的真值表第5

45、8页/共154页第五十九页，共154页。753175310763276321765476542IIIIIIIIYIIIIIIIIYIIIIIIIIYI7I6I5I4 I3I2 I1 I0Y2 Y1 Y0I7I6I5I4 I3I2 I1 I0Y2 Y1 Y0(a) 由或门构成(b) 由与非门构成111&逻逻辑辑(lu j)表表达达式式逻辑图逻辑图第59页/共154页第六十页，共154页。 在优先编码器中,允许两个或两个以上的信号(xnho)同时出现,所有输入信号(xnho)按优先顺序排队,当有多于一个信号(xnho)同时出现时,只对其中优先级最高的一个信号(xnho)进行编码。用n位0、

46、1代码对2n个信号(xnho)进行编码的电路称为二进制编码器。用二进制代码对09十个十进制符号进行编码的电路称为二十进制编码器。2、3位二进制优先位二进制优先(yuxin)编码器编码器第60页/共154页第六十一页，共154页。输 入I7 I6 I5 I4 I3 I2 I1 I0输 出Y2 Y1 Y010 10 0 10 0 0 1 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 11 1 11 1 01 0 11 0 00 1 10 1 00 0 10 0 0真值表真值表设设I7的优先级别的优先级别(jbi)最高，最高，I6次之，依此类推，

47、次之，依此类推，I0最低。最低。第61页/共154页第六十二页，共154页。12463465671234567345675677024534567234567345676771456745675676772IIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIY逻辑逻辑(lu j)表表达式达式第62页/共154页第六十三页，共154页。逻辑图逻辑图111111&1&Y2 Y1 Y0I7 I6 I5 I4 I3 I2 I1 I08线线-3线线优优先先(yuxin)编编码码器器如果要求输出、输入均为反变量，则

48、只要在图中的每一个(y )输出端和输入端都加上反相器就可以了。第63页/共154页第六十四页，共154页。2、集成、集成(j chn)3位二进制优先编码器位二进制优先编码器VCC YS YEX I3 I2 I1 I0 Y0I4 I5 I6 I7 ST Y2 Y1 GND 16 15 14 13 12 11 10 974LS148 1 2 3 4 5 6 7 8 Y2 Y1 Y0 YS YEXST I7 I6 I5 I4 I3 I2 I1 I0 6 7 9 15 1474LS148 5 4 3 2 1 13 12 11 10(a) 引脚排列图(b) 逻辑功能示意图ST为使能输入端，低电平有效。Y

49、S为使能输出端，通常接至低位芯片的端。YS和ST配合可以实现多级编码器之间的优先级别的控制。YEX为扩展输出端，是控制标志。 YEX 0表示是编码输出； YEX 1表示不是编码输出。集成集成(j chn)3(j chn)3位二进制优先编码器位二进制优先编码器74LS14874LS148第64页/共154页第六十五页，共154页。输 入输 出ST01234567 IIIIIIII012 YYYEXYSY10000000001 1 1 1 1 1 1 1 0 1 0 1 1 0 1 1 1 0 1 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 1 1 1 1 01

50、 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 11 00 10 10 10 10 10 10 10 1集成集成(j chn)3(j chn)3位二进制优先编码器位二进制优先编码器74LS14874LS148的真值表的真值表输入输入(shr)(shr)：逻辑：逻辑0(0(低电平）有效低电平）有效输出输出(shch)(shch)：逻辑：逻辑0(0(低电平）有效低电平）有效第65页/共154页第六十六页，共154页。 Y0 Y1 Y2 Y3 YEX Y0 Y1 Y2 YEXYS 低位片 ST I0 I1 I2 I3 I4 I5 I6 I7 Y0

51、 Y1 Y2 YEXYS 高位片 ST I0 I1 I2 I3 I4 I5 I6 I7I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15&集成集成(j chn)3(j chn)3位二进制优先编码器位二进制优先编码器74LS14874LS148的级的级联联16线线-4线优先线优先(yuxin)编码器编码器优先级别从015 II递降第66页/共154页第六十七页，共154页。输 入I输 出Y3 Y2 Y1 Y00(I0)1(I1)2(I2)3(I3)4(I4)5(I5)6(I6)7(I7)8(I8)9(I9)0 0 0 00 0 0

52、10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 13.6.2 二二-十进制编码器十进制编码器1、8421 BCD码编码器码编码器输入输入10个互斥的数码个互斥的数码(shm)输出输出4位二进制位二进制代码代码真真值值表表第67页/共154页第六十八页，共154页。9753197531076327632176547654298983IIIIIIIIIIYIIIIIIIIYIIIIIIIIYIIIIY逻辑逻辑(lu j)表达式表达式I9 I8 I7I6I5I4 I3I2 I1 I0Y3 Y2 Y1 Y0(a) 由或门构成1111I9

53、I8 I7I6I5I4 I3I2 I1 I0(b) 由与非门构成Y3 Y2 Y1 Y0&逻辑图逻辑图第68页/共154页第六十九页，共154页。I9 I8 I7 I6 I5 I4 I3 I2 I1 I0Y3 Y2 Y1 Y01 0 1 0 0 1 0 0 0 10 0 0 0 1 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 11 0 0 11 0 0 00 1 1 10 1 1 00 1 0 10 1 0 00 0 1 10 0 1 00 0 0 10 0 0 02、8421

54、 BCD码优先码优先(yuxin)编码器编码器真值表真值表优先级别从 I9至 I0递降第69页/共154页第七十页，共154页。逻辑逻辑(lu j)表表达式达式124683468568789123456789345678956789789902458934589689789234567893456789678978914895896897894567895678967897892898993IIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIIYIIIIIIIIIIIIIIIIIIIIIII

55、IIIIIIIYIIIIIY第70页/共154页第七十一页，共154页。逻辑图逻辑图11111111 I9 I8 I7 I6 I5 I4 I3 I2 I1 I0 Y3 Y2 Y1 Y01 &1 &1&1在每一个输入端和输出端都加上反相器，便可得到输入和输出均为反变量的 8421 BCD 码优先编码器。10线-4线优先编码器第71页/共154页第七十二页，共154页。 16 15 14 13 12 11 10 974LS147 1 2 3 4 5 6 7 8VCC NC Y3 I3 I2 I1 I9 Y0I4 I5 I6 I7 I8 Y2 Y1 GND3、集成、集成(j

56、chn)10线线-4线优先编码器线优先编码器输入端和输出端都是低电平有效第72页/共154页第七十三页，共154页。本节小结(xioji)用二进制代码表示特定(tdng)对象的过程称为编码；实现编码操作的电路称为编码器。编码器分二进制编码器和十进制编码器，各种译码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先编码方案。第73页/共154页第七十四页，共154页。 译码是编码的逆过程,是将二进制代码所表示的相应信号或对象“翻译”出来。具有译码功能(gngnng)的电路称为译码器。常见的译码器有二进制译码器、二十进制译码器和显示译码器等。 1.二进制译码器 具有n个

57、输入,2n个输出,能将输入的所有(suyu)二进制代码全部翻译出来的译码器称为二进制译码器。第七节第七节 译码器极其译码器极其(jq)应应用用 二进制译码器可以译出输入变量的全部状态，故又称为变量译码器变量译码器。 三位二进制译码器有三个输入、八个输出,因此也称为3线-8线译码器。 二进制译码器假定输入的任何组合都可能出现,且每一个输出对应一个输入组合。第74页/共154页第七十五页，共154页。A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0

58、00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表真值表输入：输入：3位二进制代码输位二进制代码输出出(shch)：8个互斥的个互斥的信号信号第75页/共154页第七十六页，共154页。01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0逻辑逻辑(lu j)表表达式达式逻辑图逻辑图电路特点：与门组成电路

59、特点：与门组成(z chn)的阵列的阵列3 线-8 线译码器第76页/共154页第七十七页，共154页。2、集成、集成(j chn)二进制译码器二进制译码器74LS138 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 G2A G2B G1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 G2A G2B G1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引脚排列图(b) 逻辑功能示意图A2、A1、A0

60、为二进制译码输入端， 为译码输出端（低电平有效），G1、 、为选通控制端。当G11、 时，译码器处于工作状态；当G10、时，译码器处于禁止状态。07YYAG2BG2022BAGG122BAGG第77页/共154页第七十八页，共154页。真值表真值表输 入使 能选 择输 出G1 2GA2 A1 A001234567 YYYYYYYY 1 0 1 01 01 01 01 01 01 01 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1 1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1输入输入(shr)(shr)：自然：自然二进制码二进制码输出输出(shch)