专题六数字频率计设计

1、专题四：数字频率计设计 一、教学内容：一、教学内容： 数字频率计设计数字频率计设计 二、学目的及要求：二、学目的及要求： 1、掌握、掌握VHDL语言的基本结构及编程思想。语言的基本结构及编程思想。 2、掌握数字频率计的工作原理。、掌握数字频率计的工作原理。 3、掌握数字频率计的、掌握数字频率计的VHDL语言编程方法。语言编程方法。三、授课课时：三、授课课时：2四、教学重点、难点：四、教学重点、难点： 数字频率计的工作原理数字频率计的工作原理 设计要求：1、设计、设计8位十进制数字频率计。位十进制数字频率计。2、测量频率范围为、测量频率范围为1Hz50MHz。3、测量被测信号的周期（单位：微秒）

2、，最大周期为、测量被测信号的周期（单位：微秒），最大周期为1秒，最小秒，最小周期为周期为1微秒。微秒。一、测频原理8位十进制计数器位十进制计数器输入信号输入信号Fin闸门信号闸门信号EN1秒1秒计数输出计数输出锁存器锁存器译码、显示译码、显示锁存信号锁存信号LOAD复位信号复位信号RST控制器电路控制器电路ENRSTLOAD标准秒脉冲一、测频原理框图锁存信号清零及复位信号二、8位十进制计数器设计（一）用VHDL设计十进制计数器，并进行软件和硬件仿真参考程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNE

3、D.ALL;ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10;ARCHITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST = 1 THEN CQI := (OTHERS =0) ; -计数器复位计数器复位 ELSIF CLKEVENT

4、 AND CLK=1 THEN -检测时钟上升沿检测时钟上升沿 IF EN = 1 THEN -检测是否允许计数检测是否允许计数 IF CQI 0);-大于大于9，计数值清零，计数值清零 END IF; END IF; END IF; IF CQI = 1001 THEN COUT = 1; -计数大于计数大于9，输出进位信号，输出进位信号 ELSE COUT = 0; END IF; CQ = CQI; -将计数值向端口输出将计数值向端口输出 END PROCESS;END behav;（二）（二）8位十进制频率计电路图位十进制频率计电路图三、32位锁存器设计LIBRARY IEEE;USE

5、 IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY reg32b IS PORT (load : IN STD_LOGIC; din: in STD_LOGIC_VECTOR(31 DOWNTO 0); DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) ); END reg32b;ARCHITECTURE behav OF reg32b ISBEGIN PROCESS(load,din) BEGIN IF loadEVENT AND load=1 THEN dout=din; END I

6、F; END PROCESS;END behav;四、控制器设计控制器时序图ENRST0.5秒利用对利用对CLK的的2分频产生分频产生对对tsten求反求反利用利用CLK和和tsten合成，合成，clk0 and tsen0时，时，clr_cnt1四、控制器设计参考程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY testctl IS PORT (clk : IN STD_LOGIC; tsten:out STD_LOGIC; clr_cnt: out STD_LOGIC; loa

7、d:out STD_LOGIC ); END testctl;ARCHITECTURE behav OF testctl IS signal div2clk:std_logic;BEGIN PROCESS(clk) BEGIN IF clkEVENT AND clk=1 THEN div2clk=not div2clk; END IF; END PROCESS; load=not div2clk;tsten=div2clk; process(clk,div2clk) begin if clk=0 and div2clk=0 then clr_cnt=1; else clr_cnt=0; end

8、 if; end process;END behav;四、控制器设计参考程序（续）五、频率计总电路图六、实验仪实际接口电路图NO.0实验电路结构图HEXPIO2PIO3PIO4PIO5PIO7PIO6D1D2D3D4D5D6D7D8D16D15D14D13D12D11数码1数码2数码3数码4数码5数码6数码7数码8SPEAKER扬声器译码器译码器译码器译码器译码器译码器译码器译码器FPGA/CPLDPIO15-PIO12PIO11-PIO8PIO7-PIO2HEX键1键2键3键4键5键6键7键8PIO47-PIO44PIO43-PIO40PIO39-PIO36PIO35-PIO32PIO31-PIO28PIO27-PIO24PIO23-PIO20PIO19-PIO16目标芯片七、周期测量七、周期测量8位十进制计数器位十进制计数器输入信号输入信号Fin1MHz标准方波信号标准方波信号计数输出计数输出锁存器锁存器译码、显示译码、显示锁存信号锁存信号LOAD复位信号复位信号RST控制器电路控制器