IC版图设计1PPT课件

1、版图定义 版图(Layout)是集成电路设计者将设计并模拟、优化后的电路转化成的一系列几何图形，它包含了集成电路尺寸大小、各层拓扑定义等器件相关的物理信息。版图的作用 集成电路制造厂家根据版图提供的信息来制造掩膜(Mask)。所以，版图是从设计走向制造的桥梁。掩膜的作用 掩模是用来制造集成电路的。掩膜上的图形决定着芯片上器件或连接物理层的尺寸。 因此版图上的几何图形尺寸与芯片上物理层的尺寸直接相关。4.1 版图概述版图概述第1页/共78页设计规则(design rule)p由于器件的物理特性和工艺的限制，芯片上物理层的尺寸和版图的设计必须遵守特定的规则。p这些规则是各集成电路制造厂家根据本身的

2、工艺特点和技术水平而制定的。p因此不同的工艺，就有不同的设计规则。p设计规则是版图设计和工艺之间的接口。厂家提供的设计规则p设计者只能根据厂家提供的设计规则进行版图设计。p严格遵守设计规则可以极大地避免由于短路、断路造成的电路失效和容差以及寄生效应引起的性能劣化。第2页/共78页版图几何设计规则可看作是对光刻掩模版制备要求。这些规则在生产阶段中为电路的设计师和工艺工程师提供了一种必要的信息联系。设计规则与性能和成品率之间的关系：p一般来讲，设计规则反映了性能和成品率之间可能的最好的折衷。p规则越保守，能工作的电路就越多(即成品率越高)。p规则越富有进取性，则电路性能改进的可能性也越大，这种改进

3、可能是以牺牲成品率为代价的。3.2 版图几何设计规则版图几何设计规则第3页/共78页从设计的观点出发，设计规则可以分为三部分：(1)决定几何特征和图形的几何尺寸的规定 作用：保证各个图形彼此之间具有正确的关系。 每层掩膜上的各个图形部件应该相切，或者应该保持互相分开；不同掩膜上的各个图形部件应该套合，或者应该保持互相分开。(2)确定掩膜制备和芯片制造中都需要的一组基本图形部件的强制性要求。 典型的图形部件可能包括制造中所用的各块掩膜精确套准所需的对准标志，把各个电路从硅片切下来的划片间距以及供压焊封装用的压焊点尺寸。以上两点要求均反映在版图的几何设计规则文件中。第4页/共78页(3)定义设计人

4、员设计时所用的电参数的范围。 通常，这些电参数中包括晶体管增益、开启电压、电容和电阻的数值，均反映在版图的电学设计规则文件中。常用的有两种方法可以用来描述设计规则：p微米(micron)规则：以微米为分辨单位；p(lambda)规则：以特征尺寸为基准。通常以特征尺寸的一半为单位。如：特征尺寸L为1um时， 为0.5um。设计规则具体内容主要包括各层的最小宽度、层与层之间的最小间距和最小交叠等。第5页/共78页p最小宽度指封闭几何图形的内边之间的距离，如下图所示最小宽度(minWidth)p在利用DRC(设计规则检查)对版图进行几何规则检查时，对于宽度低于规则中指定的最小宽度的几何图形，计算机将

5、给出错误提示。宽度定义第6页/共78页间距指各几何图形外边界之间的距离，如下图所示最小间距(minSep)间距的定义第7页/共78页 交迭有两种形式： a)一几何图形内边界到另一图形的内边界长度(overlap)，如下图(a)所示最小交叠(minOverlap)交叠的定义XY(a)(b) b)一几何图形外边界到另一图形的内边界长度(extension)，如下图(b)所示第8页/共78页层次 人们把设计过程抽象成若干易于处理的概念性版图层次，这些层次代表线路转换成硅芯片时所必需的掩模图形。 下面以某种N阱的硅栅工艺为例分别介绍层次的概念。第9页/共78页层次表示层次表示 含义含义 标示图标示图

6、NWELLNWELL N N阱层阱层 LocosLocos N N+ +或或P P+ +有源区层有源区层 PolyPoly 多晶硅层多晶硅层 ContactContact 接触孔层接触孔层 MetalMetal 金属层金属层 PadPad 焊盘钝化层焊盘钝化层 NWELL硅栅的层次标示第10页/共78页NWELL层相关的设计规则编 号描 述尺寸(um)目的与作用1.1N阱最小宽度10.0保证光刻精度和器件尺寸1.2N阱最小间距10.0防止不同电位阱间干扰1.3N阱内N阱覆盖P+2.0保证N阱四周的场注N区环的尺寸1.4N阱外N阱到N+距离8.0减少闩锁效应第11页/共78页N阱设计规则示意图第

7、12页/共78页P+、N+有源区相关的设计规则列表编 号描 述尺 寸目的与作用2.1P+、N+有源区宽度3.5保证器件尺寸，减少窄沟道效应2.2P+、N+有源区间距3.5减少寄生效应P+、N+有源区设计规则示意图 第13页/共78页Poly相关的设计规则列表编 号描 述尺 寸目的与作用3.1多晶硅最小宽度3.0保证多晶硅线的必要电导3.2多晶硅间距2.0防止多晶硅联条3.3与有源区最小外间距1.0保证沟道区尺寸3.4多晶硅伸出有源区1.5保证栅长及源、漏区的截断3.5与有源区最小内间距3.0保证电流在整个栅宽范围内均匀流动第14页/共78页Poly相关设计规则示意图第15页/共78页Conta

8、ct相关的设计规则列表编 号描 述尺 寸目的与作用4.1接触孔大小2.02.0保证与布线的良好接触4.2接触孔间距2.0保证良好接触4.3多晶硅覆盖孔1.0防止漏电和短路4.4有源区覆盖孔1.5防止PN结漏电和短路4.5有源区孔到栅距离1.5防止源、漏区与栅短路4.6多晶硅孔到有源区距离1.5防止源、漏区与栅短路4.7金属覆盖孔1.0保证接触，防止断条第16页/共78页contact设计规则示意图第17页/共78页Metal相关的设计规则列表编号描述尺寸目的与作用5.1金属宽度2.5保证铝线的良好电导5.2金属间距2.0防止铝条联条Metal设计规则示意图 第18页/共78页Pad相关的设计规

9、则列表编 号描 述尺 寸目的与作用6.1最小焊盘大小90封装、邦定需要6.2最小焊盘边间距80防止信号之间串绕6.3最小金属覆盖焊盘6.0保证良好接触6.4焊盘外到有源区最小距离25.0提高可靠性需要第19页/共78页Pad设计规则示意图当给定电路原理图设计其版图时，必须根据所用的工艺设计规则，时刻注意版图同一层上以及不同层间的图形大小及相对位置关系。第20页/共78页反相器实例 p参照上述的硅栅工艺设计规则，下图以反相器（不针对具体的器件尺寸）为例给出了对应版图设计中应该考虑的部分设计规则示意图。p对于版图设计初学者来说，第一次设计就能全面考虑各种设计规则是不可能的。p为此，需要借助版图设计

10、工具的在线DRC检查功能来及时发现存在的问题，边版图设计边DRC检查和改正，不要等到问题积累一大堆而无从下手。第21页/共78页N-wellN+PolyContactMetalP+反相器版图设计中需要考虑的各项规则示意图第22页/共78页N-wellN+PolyContactMetalP+反相器版图设计中需要考虑的各项规则示意图第23页/共78页第24页/共78页阱层的规则需特别注意的问题 P(N)阱边缘与邻近的P+(N+) 扩散之间要留有足够的间隙规则1.4，保证P(N)阱边不与N(P)型衬底中的P+(N+)扩散区短接。规则1.4规则1.4第25页/共78页第26页/共78页MOS管规则需特

11、别注意的问题 多晶硅伸出有源区要足够长规则3.4，保证源、漏之间不会短路。第27页/共78页接触问题 这里的接触是指版图中图层与图层的联接。几种常用的接触有： 金属与P+ 金属与N+ 金属与多晶硅 N阱与Vdd P阱(N型器件)与Vss 多层金属间等 为了保证接触的可靠性、工艺上按比例缩小的需要和有利于加工，采用分离式接触孔的结构，而不采用合并式接触长孔的结构。第28页/共78页电学设计规则给出的是将具体的工艺参数及其结果抽象出的电学参数，是电路与系统设计、模拟的依据。下表给出一个单层金属布线的P阱硅栅CMOS工艺电学设计规则的主要项目。给出电学设计规则的参数名称以及其意义说明，根据具体工艺情

12、况将给出具体的数值。3.3 电学设计规则电学设计规则第29页/共78页第30页/共78页第31页/共78页与上述的几何设计规则一样，对于不同的工艺线和工艺流程，数据的多少将有所不同，对于不同的要求，数据的多少也会有所差别。如果用手工设计集成电路或单元（如标准单元库设计），几何设计规则是图形编辑的依据，电学设计规则是分析计算的依据。在VLSI设计 中采用的是计算机辅助和自动设计技术，几何设计规则是设计系统生成版图和检查版图错误的依据，电学设计规则是设计系统预测电路性能（仿真）的依据。第32页/共78页第33页/共78页版图的布局与布线p布局就是将组成集成电路的各部分合理地布置在芯片上。p布线就是

13、按电路图给出的连接关系，在版图上布置元器件之间、各部分之间的连接。p由于这些连线也要有一定的面积，所以在布局时就要留下必要的布线通道。布线规则1.电源线和地线应尽可能地避免用扩散区和多晶硅走线，特别是通过较大电流的那部分电源线和地线。 多采用梳状走线，避免交叉；或者用多层金属工艺，提高设计布线的灵活性。布线规则布线规则第34页/共78页布线规则2.禁止在一条铝走线的长信号线下平行走过另一条用多晶硅或扩散区走线的长信号线。 两条长距离平行走线会寄生较大的分布电容，一条信号线会在另一条信号线上产生较大的串扰，使电路不能正常工作。3.压点离开芯片内部图形的距离不应少于20m，以避免芯片键合时，因应力

14、而造成电路损坏。4.布线层选择： 有多种布线层可供选择，但要考虑不同布线层的电阻和电容的寄生效应，正确地选择布线层。 特别是进入深亚微米级以后，和门延相比，布线延迟变得越来越不可忽略。第35页/共78页4.4 晶体管的版图设计晶体管的版图设计版图设计双极型晶体管概述NPN管电路图NPN管版图示意图第36页/共78页双极型集成电路版图设计的注意事项（1） 吃透电路的设计思想；（2）弄清电路的工作原理；（3）了解现有的工艺水平和工艺方法 ；（4）认真考虑成品率问题。 有的工程技术人员，既是电路设计者，又是版图设计者，这样把电路设计和版图设计融为一体，更利于实现电路设计的意图。划分隔离区必要性p集成

15、电路里的晶体管、二极管、电阻元件是制作在同一半导体衬底基片上的，由于它们所处的电位各不相同，因此必须进行电性能隔离。最后用铝线互连来构成功能电路。第37页/共78页划分隔离区原则1.对同类型晶体管 如NPN晶体管，它的集电极电位相同时，可放在同一隔离区(又称隔离岛)内，但集电极电位不相同的管子，都要相互隔离，放在不同的隔离区内。第38页/共78页划分隔离区原则2.对于横向PNP晶体管 横向 PNP管：发射区注入的多子（空穴）在基区中流动的方向与衬底平行。 凡是基极电位相同的横向PNP管可放在同一隔离区。 如果NPN管集电极和横向PNP管基极电位相同，就无需隔离。第39页/共78页划分隔离区原则

16、3.对于电阻 原则上所有电阻都可以放在同一隔离区内，对于NPN晶体管来说，如果基区扩散电阻两端中的高电位一端比集电极电位低，则可放在同一隔离区内。 对于纵向PNP管来说，基区扩散电阻两端中的低电位一端若比集电极电位高者，则该电阻与该晶体管可放在同一隔离区内。P+P+第40页/共78页划分隔离区原则4.PN结隔离沟 PN结隔离沟必须接到整个电路的最低电位上，以保证集电区衬底处的PN结于反偏状态。5.在上述原则的前提下，还要综合考虑是否有利于电路性能的改善、成品率的提高等，灵活地划分隔离区。第41页/共78页几何对称设计 若差分对管电流放大系数不对称，集电极负载电阻不对称，发射区面积不对称，都会造

17、成模拟电路的“失调”。 为减小失调电压和失调电流，在版图设计上就要采取 “几何对称设计”。 所谓几何对称设计，就是两个对称的晶体管或两个对称电阻的版图大小与形状应设计得完全一样，同时版图面积应设计得稍大些，以减小几何误差。 另外，对称管和对称电阻应尽可能靠近，并布放在对称的位置上。第42页/共78页u差分放大电路的结构-对称性结构 1=2= VBE1=VBE2= VBE rbe1= rbe2= rbe RC1=RC2= RC Rb1=Rb2= Rb第43页/共78页热对称设计 输入对管尽可能远离输出级的驱动管和功放管，以减小热源”对输入对管的影响。 应以芯片的中心线为对称轴，把对管布放在对称轴

18、两侧，把驱动管和输出管也对称地布放在对称轴两侧。用形状、大小完全相同的NPN晶体管并联成输入差分对管。TI和T2并联成一个输入NPN管，T3和T4并联成另一个输 入NPN管，然后采用交叉耦合办法安排在对称轴两侧。 这种“热对称” 设计方法也称 “交叉耦合热对 称设计”。第44页/共78页图形尺寸选择原则p合理选择图形尺寸十分重要。要根据制版精度、光刻精度、套版精度，以及电路对元件的要求和成品率等因素来确定。 p光刻尺寸越小，则版图面积小，就频率特性好，成本也越低。但要考虑光刻精度能否实现？成品率是否会下降？电路其他性能能否满足？ 第45页/共78页双极型晶体管的图形设计总体考虑p 设计集成电路

19、元件的图形和尺寸时，要综合考虑工艺水平的限制（如最小尺寸）和电路性能指标的要求（如最大电流ICM 、特征频率fT、集电极串联电阻rcs等。p 集成电路中对晶体管的要求主要是： (1) 有一定的fT ； (2) 满足要求的开关时间； (3) 能承受一定的电流； (4) 具有较低的噪声系数； (5) 具有一定的耐压。p 在设计电路中的某一管子时，对上述各项要求不能同等地考虑，应首先弄清此管子在电路中的作用，抓住主要矛盾，设计出符合要求的管子。第46页/共78页一般晶体管的设计（1）设计步骤： 根据击穿电压BVCBO，同时参照集电极串联电阻rcs、集电结电容Cjc的要求选择外延层电阻率epi； 根据

20、管子最大工作电流ICM 、特征频率fT、基极串联电阻rB、集电极串联电阻rcs确定晶体管的图形； 由ICM 确定有效发射区长度LEeff； 根据以上条件和现有工艺水平确定晶体管尺寸； 考虑到隔离槽结深的横向扩散及其集电极扩散区的距离，选取隔离岛尺寸。 （2）设计原则： 根据电路和管子参数选择尺寸和图形，不满足时要再作修改。第47页/共78页（3）常用的几种晶体管图形 单基极条图形（适合于高频小功率管） 特点： a) 有效发射区长度LEeff较短，允许通过最大电流ICM较小； b) 晶体管面积小，有较高的fT； c) 基极串联电阻rB较大，不利于提高晶体管的最高振荡频率fM及减小晶体管的噪声。第

21、48页/共78页（3）常用的几种晶体管图形 双基极条图形(适合于输出管) 特点： a)与单基极条图形相比，允许通过的最大电流ICM 较大； b) 晶体管面积有所增加，fT稍低； c) 基极串联电阻rB稍小，最高振荡频率fM稍高。第49页/共78页（3）常用的几种晶体管图形 基极和集电极引线孔都是马蹄形结构 (适合于输出管) 特点： a)与双基极条图形相比，在发射区长和宽相同的情况下，允许通过的最大电流ICM和基极串联电阻rB大致相同； b) 集电极串联电阻rcs小。故常用作输出管的图形。第50页/共78页（3）常用的几种晶体管图形 发射极和集电极引线孔都是马蹄形结构 (适合于输出管) 特点：

22、a)与情况相比，允许通过的最大电流ICM相当； b) 集电极串联电阻rcs更小。故常用作输出管的图形。第51页/共78页（3）常用的几种晶体管图形 梳形结构 (适合于输出很大电流的管) 特点： a)允许通过更大的电流ICM，而保持良好的频率特性。 b) 在工艺上对制版、光刻的要求很高：掩膜版的线条细，各块掩膜版间要套得准。第52页/共78页多发射极晶体管的设计+VVDQRCQ4Qc22R3b1BRc4Aoe211k1.6kVc2QCCVR（+5V）e24k130 （1）多发射极晶体管的用处与(非)门、或(非)门、与或非门输入端的晶体管。第53页/共78页 （2）多发射极晶体管的优缺点 优点：作

23、为各类门输入端，可提高电路的开关速度。 缺点：发射极之间的交叉漏电流和集电极正偏时引 起的漏电流大。 （3）对多发射极晶体管的要求： 多发射极Q1管的正向电流放大系数F 要大； Q1管的交叉电流放大系数叉 要小； Q1管的反向电流放大系数R 要小。多发射极晶体管的设计第54页/共78页 （4）达到要求的措施： 控制产生小的基区宽度WB和较大的发射区浓度，搞好清洁 处理，可得较大的F ； 把Q1管的基区设计成长脖子形状，且把基区引线孔开在长脖子结构远离发射极的那一端。 目的：拉长发射极接触与基极接触之间的距离，缩小集电极接触与基极接触之间的距离。这样，可以减小叉 和R 。 把E电极与B电极拉得很

24、远，且使各个E极也相隔较远，可使叉 减小。多发射极晶体管的设计第55页/共78页 （5）多发射极晶体管剖面图及等效原理图多发射极晶体管的设计第56页/共78页 （6）缩小基区极接触与集电极接触之间的距离： 当 Q1管未饱和时，BC结反偏，此时rBB的值附加在R1上，其影响只是减小了基极电流。 当 Q1管饱和时，BC结正偏，BC结向基区有注入。 由于rBB的偏圧截止效应，BC结只有在靠近基区接触的少部分结面，才有强的发射作用。由于发射面积小于收集结面积，即使注入的电流也不能被收集。 此时，BC结有发射作用的有效部分只相当于一个二极管，没有放大作用。 这样，当 Q1管反向运用时，其反向电流放大系数

25、R 就很小，一般可认为R 0.5。多发射极晶体管的设计第57页/共78页集成电路中的PNP管 (Lateral PNP Transistor) 在模拟集成电路中常见的PNP晶体管是横向PNP晶体管，这种结构晶体管的发射区和集电区是在n型硅基片上用扩散或离子注入的办法在形成NPN管基区同时形成的，而n型基片作为横向PNP管的基区。 模拟集成电路中，高性能集成运放器具有互补输出，要用PNP管作电平移位，有源负载也需采用NPN和PNP两种管子。 因此，这种横向PNP管虽然频率特性差、电流放大系数小，但由于其工艺简单，与NPN管工艺相容性强，因而获得长期而广泛的应用。 第58页/共78页 （1）横向P

26、NP结构 集成电路中的PNP管 (Lateral PNP Transistor)第59页/共78页 （3）横向PNP管的制作 横向PNP管是这样形成的：在N外延层上制作NPN晶体管的基区的同时，扩散出P型集电区和P型发射区。原来的N外延层作为横向管基区，形成了PNP结构。随后继续制作NPN管的发射区。这种结构工艺简单，与NPN管完全相容。集成电路中的PNP管 (Lateral PNP Transistor)第60页/共78页 （2）横向PNP特点 BVEBO、BVCBO较高，但BVCEO可能不高。主要是由于xjc深，epi高之故。 电流放大系数小，主要原因：由于工艺限制，基区宽度不可能太小；

27、集成电路中的PNP管 (Lateral PNP Transistor)第61页/共78页 （3）横向PNP管的制作 为改善横向PNP管的性能，在版图设计时要注意两点： 适当减小横向基区宽度WB，但要以横向管不透通为限； 尽可能减小发射区面积与周长之比，为此发射区采用圆形为好，如图右所示。集成电路中的PNP管 (Lateral PNP Transistor)第62页/共78页 （4）衬底PNP管( 纵向PNP管，Substrate PNP Transistor) 纵向衬底PNP管的构成：利用P型衬底作为集电区，集电极从PN结隔离槽上方引出，N型外延层作为基区，而发射区是在做纵向NPN管基区扩散时

28、同时形成，构成了纵向PNP结构，如图所示。注入的空穴流集成电路中的PNP管 (Lateral PNP Transistor)第63页/共78页 （4）衬底PNP管( 纵向PNP管，Substrate PNP Transistor) 对于PN结隔离的集成电路，为达到隔离目的，其PN隔离结必须处于反偏，因此P型衬底就必须接到整个电路的最负的电位上。但由于P型衬底是衬底PNP晶体管的集电区，结果在集成电路中，只有允许集电极接全电路最负电位的PNP管才能采用这种管子，所以其用途具有局限性，主要用作集成运放、功率放大器等中的互补输出级的PNP管。 衬底PNP管利用外延层作为基区，所以基区宽度较大，因而电

29、流放大系数和频率特性也是不尽理想，一般在1030范围，比横向PNP管略大，特征频率fT约为10MHz以上，比横向PNP管稍好，但比纵向NPN管差集成电路中的PNP管 (Lateral PNP Transistor)第64页/共78页晶体管的版图设计晶体管的版图设计 MOS管的典型物理表示法包括了两个矩形，它们代表了为制造这个MOS管所需的光刻图形。精确的“设计规则”指定了每个矩形的尺寸。 由图可见，当多晶硅穿过有源区时，就形成了一个管子。在图中当多晶硅穿过N扩散区时，形成NMOS，当多晶硅穿过P扩散区时，形成PMOS。 第65页/共78页大尺寸MOS管的版图设计 大尺寸MOS管用于提供大电流或大功率的输出，在集成电路的设计中使用非常广泛。它们的版图一般采用并联晶体管结构的基本技术，以及减小多晶硅栅电阻的方法。第66页/共78页大尺寸MOS管的版图设计 采用了并联晶体管结构后，因为共用源区和共用漏区技术的引入，使得在同样的宽长比的情况下，源区和漏区的面积减小，并因此使得器件源极和漏极的PN结电容减小。这对于模拟集成电路设计有利。 当采用梳状栅结构时，对于叉指个数不同的结构在设计上的考虑是有差别的-源、漏的面积与电容不相同。第67页/共78页大尺寸MOS管的版图设计 当器件的尺寸大而叉指的个数较多时，如果采用简单并列的方式，将由于叉指到信号引入点的距离不同引起信号强度