组成原理--存储系统

1、复习 浮点加减运算浮点加减运算： 比较阶码大小并完成对阶：比较阶码大小并完成对阶：小阶向大阶看小阶向大阶看齐齐； 尾数进行加或减运算：尾数进行加或减运算：与定点加减法运算与定点加减法运算完全一样完全一样； 结果规格化：结果规格化：向左规格化、向右规格化向左规格化、向右规格化； 舍入处理：舍入处理：0舍舍1入法、恒置入法、恒置1法法； 溢出处理：溢出处理：判断阶码的溢出判断阶码的溢出。复习 浮点乘除运算浮点乘除运算 浮点乘法运算: 乘积的尾数是相乘两数的尾数之积; 乘积的阶码是相乘两数的阶码之和。 浮点除法运算： 商的尾数是相除两数的尾数之商; 商的阶码是相除两数的阶码之差。存储器存储器：用来：

2、用来存储存储程序和数据的程序和数据的记忆设备记忆设备。存储介质存储介质：具有两种明显区别且稳定的物理状态，在外界的作：具有两种明显区别且稳定的物理状态，在外界的作用下，能够相互转化；一种稳定状态表示用下，能够相互转化；一种稳定状态表示“0”，则另一种状态，则另一种状态表示表示“1”。目前主要采用。目前主要采用半导体器件半导体器件和和磁性材料磁性材料。存储位存储位或或存储元存储元：最小的存储单位：最小的存储单位一位二进制代码一位二进制代码存储单元存储单元：由若干个存储元组成。：由若干个存储元组成。半导体半导体存储器存储器磁表面磁表面存储器存储器存储器存储器（1）按）按存储介质存储介质分类分类:随

3、机随机存储器存储器顺序顺序/半顺序半顺序存储器存储器读写读写存储器存储器只读只读存储器存储器非永久非永久记忆的存储器记忆的存储器永久性永久性记忆的存储器记忆的存储器主主/辅辅助存储器助存储器高速缓冲高速缓冲/控制控制存储器存储器（2）按）按存取方式存取方式分类：分类：存储器存储器（3）按）按读写功能读写功能分类：分类： 存储器存储器（4）按）按信息可保存性信息可保存性分：分：存储器存储器（5）按）按系统作用系统作用分类：分类：存储器存储器对存储器要求：容量对存储器要求：容量大大、速度、速度快快、成本、成本低。低。多级存储器体系结构：多级存储器体系结构：高速缓冲存储器高速缓冲存储器、主存储器主存

4、储器和和外存储器外存储器；按按CPU是否可直接访问，存储器分为是否可直接访问，存储器分为：高速缓冲存储器、主存储器：高速缓冲存储器、主存储器：必须调入内存，才能被：必须调入内存，才能被CPU处理处理TTL门电路门电路（Transistor Transistor Logic）由由双极性晶体管双极性晶体管组成的集成门电路，其输入级和输出极均采用了三极管，称为组成的集成门电路，其输入级和输出极均采用了三极管，称为晶体管晶体管晶体管逻辑门电路晶体管逻辑门电路。MOS电路电路（Metal Oxide Semiconductor）金属性氧化物半导金属性氧化物半导体电路，由体电路，由MOS管（管（单极性场效

5、应管单极性场效应管）组成的集成门电路，）组成的集成门电路，其有三种类型：其有三种类型：PMOS电路电路，NMOS电路电路，CMOS电路电路。高速缓冲存储器高速缓冲存储器：又称：又称“cache”，由由TTL半导体材料组成。存半导体材料组成。存取时间为取时间为到到，容量在，容量在到到。存放。存放。 CMOS电路电路（Complementary Metal Oxide Semiconductor）它是由它是由PMOS和和NMOS管组成的互补电路，其突出特点是功耗小，管组成的互补电路，其突出特点是功耗小，抗干扰能力强，稳定性好，速度快，但工艺较复杂。抗干扰能力强，稳定性好，速度快，但工艺较复杂。小容

6、量、快速存储器小容量、快速存储器位于位于CPU和内存之间，属于和内存之间，属于CPU可放在可放在CPU内部，也可作为单独的模内部，也可作为单独的模块块主存储器主存储器：简称：简称“主存主存”，由，由MOS半导体存储器组成，存放半导体存储器组成，存放。容量在。容量在到到，存取时存取时间为间为到到。外存储器外存储器：简称：简称“外存外存”，大容量，大容量辅助辅助存储器；磁表面存储存储器；磁表面存储器或光盘存储器；存放器或光盘存储器；存放。容量从。容量从到到，。存取速度为。存取速度为。其他功能的存储器其他功能的存储器：如微程序控制器的控存、在显示和印刷：如微程序控制器的控存、在显示和印刷输出设备中的

7、字库和数据缓冲存储器。输出设备中的字库和数据缓冲存储器。主要性能指标主要性能指标：存储容量、存取时间、存储周期和存储器带宽。字存储单元存储单元（存放一个机器字的存储单元），相应地址为字地址字节存储单元存储单元（存放一个字节的存储单元），相应地址为字节地址按按字寻址的计算机寻址的计算机：计算机中可编址的最小单位是机器字按按字节寻址的计算机寻址的计算机：计算机中可编址的最小单位是字节存储容量存储容量：存储器中可容纳的存储单元总数；：存储器中可容纳的存储单元总数； 单位：单位：B(Byte), KB, MB, GB, TB, PB。存取时间存取时间：又称访问时间，从启动一次存储器操作到：又称访问时间

8、，从启动一次存储器操作到 完成该操作所经历的时间。完成该操作所经历的时间。存储周期存储周期：连续两次启动同一存储器操作需要的最小：连续两次启动同一存储器操作需要的最小时间间隔。时间间隔。存储周期存储周期存取时间存取时间存储器带宽存储器带宽：单位时间存储器所存取的信息量；：单位时间存储器所存取的信息量； 度量单位：度量单位：位位/秒秒、字节字节/秒秒； 可靠性可靠性：在规定的时间内，存储器无故障的概率。：在规定的时间内，存储器无故障的概率。 用用平均无故障时间平均无故障时间MTBF功耗与集成度功耗与集成度：耗电的多少；单个芯片存储容量；：耗电的多少；单个芯片存储容量；性能性能/价格比价格比：衡量

9、存储器经济性能好坏的综合性指标。：衡量存储器经济性能好坏的综合性指标。 性能包括前述的各项指标。性能包括前述的各项指标。04012345672k-4 2k-3 2k-2 2k-12k-4321076542k-1 2k-2 2k-3 2k-4042k-4Big-endian assignmentLittle-endian assignmentApplying:IBM, MotorolaApplying:Intel, DEC例如：某计算机机器字长为例如：某计算机机器字长为32位位=48位位=4字节字节把一个字中地址为把一个字中地址为xx00的字节放在字中最小有效位上，称的字节放在字中最小有效位上，

10、称 “小小端端” 排序；放在最大有效位上则为排序；放在最大有效位上则为“大端大端”排序。排序。(Random Access Memory)：存储单元的内容可随机读写。存储单元的内容可随机读写。 优点优点：存取速度快、体积小、可靠性高、价格低廉。：存取速度快、体积小、可靠性高、价格低廉。 缺点缺点：断电后信息即丢失。：断电后信息即丢失。3.2.1 3.2.1 SRAMSRAM（Static RAMStatic RAM）存储器存储器 存储器的核心和基础，用来存储一位二进制信息存储器的核心和基础，用来存储一位二进制信息0或或1。 以六管以六管SRAM存储元为例解释工作原理，它是由两个存储元为例解释工

11、作原理，它是由两个MOS反相器交叉耦合而成的反相器交叉耦合而成的触发器触发器，用来存储一位二进制代码。，用来存储一位二进制代码。SRAM 静态静态MOS存储器存储器DRAM动态动态MOS存储器存储器MOS管的相关介绍管的相关介绍MOSMOS管截止：若栅极和源极之间的电压为零，即管截止：若栅极和源极之间的电压为零，即V VGSGS=0=0，则在漏极和源极之间有一个非常大的内阻，相当于则在漏极和源极之间有一个非常大的内阻，相当于不导通，处于断开状态；不导通，处于断开状态；MOSMOS管导通：若使管导通：若使V VGSGS大于某一正电压（约大于某一正电压（约2V2V），），则则MOSMOS管导通，漏

12、极和源极之间处于连通状态。管导通，漏极和源极之间处于连通状态。源极漏极栅极写操作写操作： 写入写入“1”时，使高、低电位分别加到时，使高、低电位分别加到A、B两端，两端，T1截止截止、 T2导通；地址线上无信号时，导通；地址线上无信号时， T5、T6、T7、T8都截止，都截止，T1、T2保持状态不变，通过反相器使状态保持状态不变，通过反相器使状态更加稳定。更加稳定。 写写“0 ”的情况完全类似。的情况完全类似。读操作读操作： 地址信息到达时，使地址信息到达时，使T5、T6、T7、T8导通，存储导通，存储元的信息被送到元的信息被送到I/O与与I/O线上，线上， I/O与与I/O线接上一个线接上一

13、个差动读出放大器，从其电流方向，可以得出所存信息差动读出放大器，从其电流方向，可以得出所存信息是是“1”或或“0”。也可。也可I/O或或I/O一端接到外部，看其一端接到外部，看其有无电流通过，得出所存信息。有无电流通过，得出所存信息。扩充：存储芯片规格的表示在很多内存产品介绍文档中，都会用MW的方式来表示芯片的容量。 M是该芯片中存储单元的总数，单位是兆（英文简写M，精确值是1048576，而不是1000000）。 W代表每个存储单元的容量，也就是SDRAM芯片的位宽（Width），单位是bit。图3.2 基本的静态存储元阵列2、基本的静态存储元阵列 （1）存储位元 （2）三组信号线 l地址线

14、 l数据线 l行线 l列线 l控制线 l地址译码器：行线26=64644=256 存储位元存储位元 由由存储体存储体、地址译码电路地址译码电路、读写电路读写电路和和控制电路控制电路等组成。等组成。 存储体存储体：存储单元的集合。通常把各个字的同一位组织在一个：存储单元的集合。通常把各个字的同一位组织在一个集成片中，同一位的这些字通常排成矩阵形式。集成片中，同一位的这些字通常排成矩阵形式。地址译码器地址译码器：把用二进制代码表示的地址转换成输出端的高电位，把用二进制代码表示的地址转换成输出端的高电位，用来驱动相应的读写电路，以便选择所要访问的存储单元。用来驱动相应的读写电路，以便选择所要访问的存

15、储单元。地址译码器的输入信息来自地址译码器的输入信息来自CPU的的地址寄存器地址寄存器（AR）。单译码结构单译码结构：地址译码器只有一个，译码器输出为：地址译码器只有一个，译码器输出为字选线字选线双译码结构双译码结构：两个地址译码器，可减少选择线条数：两个地址译码器，可减少选择线条数地址译码的两种方式：地址译码的两种方式：驱动器驱动器：一条：一条X选择线要控制挂其上所有存储元电路，选择线要控制挂其上所有存储元电路， 其所带的电容负载很大，为此需加驱动器。其所带的电容负载很大，为此需加驱动器。I/O电路电路：处于数据总线和被选用的单元之间，用于控：处于数据总线和被选用的单元之间，用于控 制被选中

16、的单元读出或写入，并具有放大信制被选中的单元读出或写入，并具有放大信 息作用。息作用。片选与读片选与读/写控制电路写控制电路：当需要大容量的存储器时，需把：当需要大容量的存储器时，需把存储器片按照一定方式连接而成。在地址选择时，首先存储器片按照一定方式连接而成。在地址选择时，首先要选片，此片所连接的地址线才有效。通常用要选片，此片所连接的地址线才有效。通常用地址译码地址译码器的输出器的输出和和一些控制信号一些控制信号来形成片选信息。来形成片选信息。输出驱动电路输出驱动电路：为扩展存储器容量，需将几个芯片的数：为扩展存储器容量，需将几个芯片的数 据线并联使用，这同样需要驱动电路。据线并联使用，这

17、同样需要驱动电路。基本的SRAM逻辑结构lSRAM芯片大多采用双译码方式，以便组织更大的存储容量。 l采用了二级译码：将地址分成x向、y向两部分如图所示。 存储体（存储体（2561288） l存储阵列为三维结构，即256行128列8位 l通常把各个字的同一位集成在一个芯片（32K1）中，32K位排成256128的矩阵。8个片子就可以构成32KB。 l地址译码器 l采用双译码的方式（减少选择线的数目）。 lA0A7为行地址译码线 lA8A14为列地址译码线l读与写的互锁逻辑读与写的互锁逻辑 控制信号中CS是片选信号，CS有效时（低电平），门G1、G2均被打开。 OE为读出使能信号，OE有效时（低

18、电平），门G2开启，当写命令WE=1时（高电平），门G1关闭，存储器进行读操读操作作。 写操作写操作时，WE=0，门G1开启，门G2关闭。 注意，门G1和G2是互锁的，一个开启时另一个必定关闭，这样保证了读时不写，写时不读。读周期读周期: 读周期与读出时间是两个不同的概念。读周期与读出时间是两个不同的概念。读出时间读出时间是从给出是从给出有效地址到外部数据总线上稳定地出现所读出的数据信息所经历的有效地址到外部数据总线上稳定地出现所读出的数据信息所经历的时间。时间。读周期时间读周期时间则是存储片进行两次连续读操作时所必须间隔的则是存储片进行两次连续读操作时所必须间隔的时间，它总是大于或等于读出时

19、间。时间，它总是大于或等于读出时间。tAtRCtWCtW写周期：实现写操作，要求写周期：实现写操作，要求CS和和WE同时有效，同时有效，有效期间地址有效期间地址和数据信号不能变化和数据信号不能变化；为了保证；为了保证CS和和WE变为无效前能把数据变为无效前能把数据可靠的写入，数据必须提前一段时间在数据总线上稳定存在；可靠的写入，数据必须提前一段时间在数据总线上稳定存在；而在而在WE变为高电平后再经过一段时间地址信号才允许改变。变为高电平后再经过一段时间地址信号才允许改变。 二者之间传递的信息有：地址、数据、控制信息。二者之间传递的信息有：地址、数据、控制信息。 存储容量扩充的方法：存储容量扩充

20、的方法： 位扩展法位扩展法：只加大字长，而存储器的字数与存储器芯片：只加大字长，而存储器的字数与存储器芯片 字数一致，即字数一致，即字变长，字数不变字变长，字数不变。数据线条数据线条 数增加，地址线条数不变数增加，地址线条数不变。 字扩展法字扩展法：字数变多，字长不变字数变多，字长不变，地址线增加，数据线不，地址线增加，数据线不 变；变； 芯片的地址线、数据线、读写控制线并芯片的地址线、数据线、读写控制线并 联，由片选信号区分各片地址。联，由片选信号区分各片地址。 字位同时扩展法字位同时扩展法：需要容量：需要容量MN存储器存储器，使用的芯片为使用的芯片为 l k，则需要芯片个数为（则需要芯片个

21、数为（M/l）（）（N/k）A12D7D0A0CSCSCSA15A14CPU16K116K116K116K1D0-D32:4译码器译码器CSA0-A13复习 存储器的存储器的分类分类 存储器的存储器的分级结构分级结构： 高速缓冲存储器、主存储器、外存储器 SRAM存储器存储器： 六管静态存储元 SRAM存储器组成：存储体、地址译码电路、读写电路和控制电路 SRAM的读写周期存储器与存储器与CPU连接连接：位扩展法、字扩展法、字位同时扩展法1、四管动态存储元、四管动态存储元 写操作写操作： 在在I/O与与I/O加相反电平，将信息送至加相反电平，将信息送至A，B端，存储在端，存储在T1，T2管的栅

22、极电容上，在一定时间可保管的栅极电容上，在一定时间可保持写入的信息。持写入的信息。 读操作读操作：读出时先给出预充信号，使位线上的电容：读出时先给出预充信号，使位线上的电容充电达到电源电压。当地址信息到达时，充电的电容通充电达到电源电压。当地址信息到达时，充电的电容通过导通的管自泄漏电荷，另一端通过充电的电容对没有过导通的管自泄漏电荷，另一端通过充电的电容对没有泄漏的管子充电，从而可以读出信息，同时对存储的信泄漏的管子充电，从而可以读出信息，同时对存储的信息刷新。息刷新。读出过程同时是刷新过程读出过程同时是刷新过程。 刷新操作刷新操作：存储的信息电荷会泄漏，时间一长就丢：存储的信息电荷会泄漏，

23、时间一长就丢失信息。为此必须按照一定的规律不断给工作管充电，失信息。为此必须按照一定的规律不断给工作管充电，补足栅极信息电荷。在刷新操作中的补足栅极信息电荷。在刷新操作中的“读读”称为称为“假假读读”。 利用电容存储电荷原理，把管子数目再次减少，仅用利用电容存储电荷原理，把管子数目再次减少，仅用一个电一个电容容C存储信息，使用存储信息，使用一个管子一个管子T1选择即可。选择即可。 四管和单管存储元电路比较四管和单管存储元电路比较： 四管电路四管电路：管子多，占用的芯片面积大，集成度低。：管子多，占用的芯片面积大，集成度低。 外围电路简单，刷新不需要另加外部逻辑。外围电路简单，刷新不需要另加外部

24、逻辑。 单管电路单管电路：管子少，集成度高。：管子少，集成度高。 需高鉴别力的放大器配合工作，外围电路复杂。需高鉴别力的放大器配合工作，外围电路复杂。 需需20根地址线，但其用根地址线，但其用10根地址线的根地址线的分时复用分时复用来传递来传递20位位地址信息，需要内部提供地址锁存器。地址信息，需要内部提供地址锁存器。 10位行地址线亦用于刷新地址，实现一行一行的刷新。位行地址线亦用于刷新地址，实现一行一行的刷新。 当某一行被选中时，则这一行的存储元都被选通到当某一行被选中时，则这一行的存储元都被选通到读出放大读出放大器器，在那里被鉴别且锁存和重写。但列译码器只选通，在那里被鉴别且锁存和重写。

25、但列译码器只选通1024个放大个放大器中的一个。器中的一个。 数据的输出和输入端是分开的，且有各自的锁存器。数据的输出和输入端是分开的，且有各自的锁存器。 读周期读周期：行地址必须在：行地址必须在RAS之前有效，列地址必须在之前有效，列地址必须在CAS之之前有效。由于地址锁存器，所以在列地址保持后，读写周期完成前有效。由于地址锁存器，所以在列地址保持后，读写周期完成之前，外界的地址总线可改变。之前，外界的地址总线可改变。 写周期写周期：要求写命令必须在要求写命令必须在RAS变高之前变高之前，或或CAS变高之前有变高之前有效。效。数据必须提前有效出现在数据总线上。数据必须提前有效出现在数据总线上

26、。 刷新周期刷新周期：在每次读或写周期时，选中的：在每次读或写周期时，选中的存储元都被刷存储元都被刷新。新。 刷新周期刷新周期：。 集中式集中式 分散式分散式 异步式异步式集中刷新方式RW刷新2刷新1RW128RWRW刷新间隔2ms读写/维持刷新过程/ 死区500ns500ns 把刷新间隔分为两部分，前一部分进行把刷新间隔分为两部分，前一部分进行，后一部分，后一部分。因为刷新。因为刷新时期不能进行读写操作，称为时期不能进行读写操作，称为死时间死时间。本方式适用于。本方式适用于高速存储器。高速存储器。用在实时要求不高的场合。2ms内集中安排所有刷新周期。集中式刷新集中式刷新分散刷新方式RW刷新2

27、刷新1RW128RWRW刷新间隔2ms500ns500ns存储周期各刷新周期分散安排在存取周期中。用在低速系统中 把存储系统周期分为两半，前半段时间用来读把存储系统周期分为两半，前半段时间用来读/写写操作或维持信息，后半段用于刷新操作，经过一段时操作或维持信息，后半段用于刷新操作，经过一段时间把整个存储器刷新一遍。该方式使整个系统读写速间把整个存储器刷新一遍。该方式使整个系统读写速度降低，但刷新周期变短，且不存在死时间。度降低，但刷新周期变短，且不存在死时间。 分散式刷新分散式刷新异步刷新方式RW刷新1RWRW15.5微秒500nsRW128RW各刷新周期分散安排在2ms内每隔一段时间刷新一行

28、。每隔15.5微秒提一次刷新请求，刷新一行；2毫秒内刷新完所有行用在大多数计算机中。2ms128行15.5 微秒15.5微秒500ns【例【例2】 说明说明1M1位位DRAM片子的刷新方法，刷新片子的刷新方法，刷新周期定为周期定为8ms 。【解】解】 如果选择一个行地址进行刷新，如果选择一个行地址进行刷新， 刷新地址为刷新地址为A0A8，因因此这一行上的此这一行上的2048个存储元同时进行刷新，即在个存储元同时进行刷新，即在8ms内进行内进行512个周期的刷新。按照这个周期数，个周期的刷新。按照这个周期数，51220481 048 567，即对，即对1M位的存储元全部进行刷新。刷新方式可采用：

29、在位的存储元全部进行刷新。刷新方式可采用：在8ms中进行中进行512次刷新操作的集中式刷新，或按次刷新操作的集中式刷新，或按8ms51215.5s刷新一次的异步式刷新。刷新一次的异步式刷新。 1M=220 应有应有20根地址线，由于分时复用地址线，根地址线，由于分时复用地址线，用用10根即可，但上面电路设计却用掉根即可，但上面电路设计却用掉11根，其中行地根，其中行地址仅用了其中的址仅用了其中的9根，列地址用到根，列地址用到11根。根。 故有故有29=512行，行， 211=2048列，每行有列，每行有2048个存储元。个存储元。 DRAM刷新需要硬件电路支持，它们集成在一个芯片刷新需要硬件电

30、路支持，它们集成在一个芯片上，形成上，形成DRAM控制器，是控制器，是CPU和和DRAM间的接口电路。间的接口电路。组成部分：组成部分： 地址多路开关地址多路开关：选择分时送出：选择分时送出、及及。 刷新定时器刷新定时器：提供刷新请求。：提供刷新请求。 刷新地址计数器刷新地址计数器：采用：采用RAS刷新时，需要刷新地址计刷新时，需要刷新地址计数器。数器。 仲裁电路仲裁电路：读写请求和刷新请求同时产生时：读写请求和刷新请求同时产生时，裁决谁裁决谁优先。优先。 定时发生器定时发生器：向：向DRAM提供提供RAS、CAS及及WE，实现读实现读写和刷新操作。写和刷新操作。 问题问题： 半导体半导体RA

31、M是靠是靠_存储存储信息；而半导体信息；而半导体动态动态RAM靠靠_存储信息。存储信息。 答案：答案： 触发器原理触发器原理 电容存储电荷原理电容存储电荷原理 存储器在进行读写操作时，首存储器在进行读写操作时，首先必须先接受先必须先接受_信号，再接受信号，再接受_和和_信号信号, ,最后最后才在数据总线上进行信息交换才在数据总线上进行信息交换。答案：地址、片选和读写答案：地址、片选和读写例例1:1:用用21142114（1K1K4 4）SRAMSRAM芯片组成容量为芯片组成容量为4K4K8 8的存储器。地址总线的存储器。地址总线A15A15A0A0（低）（低）, ,双向数据双向数据总线总线D7

32、D7D0D0（低）（低）, ,读读/ /写信号线写信号线R/WR/W。给出芯片地址分配与片选逻辑给出芯片地址分配与片选逻辑, ,并画出框图。并画出框图。1.1.计算芯片数计算芯片数（1 1）先扩展位数，再扩展单元数。）先扩展位数，再扩展单元数。 2 2片片1K1K4 4 1K1K8 8 4 4组组1K1K8 8 4K4K8 8 8 8片片 （2 2）先扩展单元数，再扩展位数。）先扩展单元数，再扩展位数。 4 4片片1K1K4 4 4K4K4 4 2 2组组4K4K4 4 4K4K8 8 8 8片片 存储器寻址逻辑存储器寻址逻辑2.2.地址分配与片选逻辑地址分配与片选逻辑芯片内的寻址系统芯片内的

33、寻址系统( (二级译码二级译码) )芯片外的芯片外的地址分配地址分配与与片选逻辑片选逻辑为芯片分配哪几位地址，为芯片分配哪几位地址，以便寻找片内的存储单以便寻找片内的存储单元元由哪几位地址形由哪几位地址形成芯片选择逻辑，成芯片选择逻辑，以便寻找芯片以便寻找芯片存储空间分配：存储空间分配：4KB4KB存储器在存储器在1616位地址空间（位地址空间（64KB64KB）中占据）中占据任意连续区间。任意连续区间。64KB64KB1K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 4需需1212位地址位地址寻址：寻址：4KB4KBA A1515A

34、 A1212A A1111A A1010A A9 9A A0 0A11A11A0A00 0 0 0 0 0 0 0任意值任意值 0 0 0 0 1 1 1 10 1 0 1 1 1 1 11 0 1 0 1 1 1 10 1 0 1 0 0 0 01 0 1 0 0 0 0 01 1 1 1 0 0 0 01 1 1 1 1 1 1 1片选片选 芯片地址芯片地址 低位地址分配给芯片，高位地址形成片选逻辑。低位地址分配给芯片，高位地址形成片选逻辑。 芯片芯片 芯片地址芯片地址 片选信号片选信号 片选逻辑片选逻辑1K1K1K1K1K1K1K1KA9A9A0A0A9A9A0A0A9A9A0A0A9A

35、9A0A0CS0CS0CS1CS1CS2CS2CS3CS3A A1111A A1010A A1111A A1010A A1111A A1010A A1111A A10103.3.连接方式连接方式（1 1）扩展位数）扩展位数4 1K4 1K4410 1K4 1K4410 1K4 1K44104 1K4 1K441044A9A0D7D4D3D044R/WA11 A10CS3A11 A10CS0A11 A10CS1A11 A10CS2（2 2）扩展单元数）扩展单元数 （3 3）连接控制线）连接控制线（4 4）形成片选逻辑电路）形成片选逻辑电路某半导体存储器，按字节编址。其中，某半导体存储器，按字节编

36、址。其中，0000H0000H 07FFH07FFH为为ROMROM区，选用区，选用EPROMEPROM芯片芯片（2KB/2KB/片）；片）；0800H0800H13FFH13FFH为为RAMRAM区，选用区，选用RAMRAM芯片（芯片（2KB/2KB/片和片和1KB/1KB/片）。地址总线片）。地址总线A15A15A0A0（低）。给出地址分配和片选逻辑。（低）。给出地址分配和片选逻辑。例例2:2:1.1.计算容量和芯片数计算容量和芯片数ROMROM区：区：2KB 2KB RAMRAM区：区：3KB 3KB 存储空间分配：存储空间分配：2.2.地址分配与片选逻辑地址分配与片选逻辑先安排大容量芯

37、片（放地址低先安排大容量芯片（放地址低端），再安排小容量芯片。端），再安排小容量芯片。便于拟定片选逻辑。便于拟定片选逻辑。共共3 3片片 A A1515A A1414A A1313A A1212A A1111A A1010A A9 9A A0 00 0 00 0 0 0 0 0 0 0 0 0 00 0 00 0 0 0 0 0 0 1 1 1 1 0 0 00 0 0 0 1 0 1 1 1 1 1 0 0 00 0 0 1 0 0 1 0 0 1 1 1 1 0 0 00 0 0 0 1 0 1 0 0 0 0 0 0 00 0 0 1 0 0 1 0 0 0 0 0 0低位地址分配给芯片

38、，高位地址形成片选逻辑。低位地址分配给芯片，高位地址形成片选逻辑。 芯片芯片 芯片地址芯片地址 片选信号片选信号 片选逻辑片选逻辑2K2K2K2K1K1KA10A10A0A0A10A10A0A0A9A9A0A0CS0CS0CS1CS1CS2CS2A A1212A A1111A A1212A A1111A A1212A A11115KB5KB需需1313位地位地址寻址寻址：址：ROMROMA12A12A0A064KB64KB1K1K2K2K2K2KRAMRAMA A1010A A1515A A1414A A1313为全为全0 01、用16K16位的SRAM芯片构成64K32位的存储器。要求：（1

39、）总共需要多少片SRAM芯片？地址线共需多少位？数据线共需多少位？使用何种方式的译码器？（2）画出该芯片组成的存储器逻辑框图。2、解：（1）所需芯片总数（64K32）（16K16）= 8片，因此存储器可分为4个模块，每个模块16K32位，地址线共需16位，数据线共需32位，各模块通过地址线A15、A14进行选片，用2：4译码器进行译码。（2）该芯片组成的存储器逻辑框图：1、FPM-DRAM：快速页模式动态存储器，它是根据程序的：快速页模式动态存储器，它是根据程序的局部性原理来实现的。读周期和写周期中，为了寻找一个确局部性原理来实现的。读周期和写周期中，为了寻找一个确定的存储单元地址，首先由低电

40、平的行选通信号定的存储单元地址，首先由低电平的行选通信号RAS确定行确定行地址，然后由低电平的列选信号地址，然后由低电平的列选信号CAS确定列地址。下一次寻确定列地址。下一次寻找操作，也是由找操作，也是由RAS选定行地址，选定行地址，CAS选定列地址，依此类选定列地址，依此类推。快速页模式允许在选定的行中对每一个列地址进行连续推。快速页模式允许在选定的行中对每一个列地址进行连续快速的读操作或写操作。快速的读操作或写操作。2、CDRAM（Enhanced DRAM）芯片芯片：在：在DRAM芯片上集成芯片上集成一个一个SRAM实现的小容量高速缓冲器，以改善芯片性能。实现的小容量高速缓冲器，以改善芯

41、片性能。 ： 首先，行地址先到，保存在行地址锁存器和最后读出行地址首先，行地址先到，保存在行地址锁存器和最后读出行地址锁存器中，并将此行指定的所有内容送出保存到锁存器中，并将此行指定的所有内容送出保存到SRAM中；然中；然后，列地址到达，保存到列地址锁存器中，直接从后，列地址到达，保存到列地址锁存器中，直接从SRAM中取中取出所选中的存储单元；出所选中的存储单元； 当下一次读取时，输入的行地址立即和最后读出行锁存器的当下一次读取时，输入的行地址立即和最后读出行锁存器的内容相比较，若相等，则命中，输入的列地址直接从内容相比较，若相等，则命中，输入的列地址直接从SRAM中中取出存储单元，若不等，则

42、需重复前一步骤。取出存储单元，若不等，则需重复前一步骤。（1）在）在SRAM读出期间可同时对读出期间可同时对DRAM阵列刷新；阵列刷新；（2）芯片内的数据输出路径与数据的输入路径是分开）芯片内的数据输出路径与数据的输入路径是分开的，允许在写操作完成的同时来启动同一行的读操作。的，允许在写操作完成的同时来启动同一行的读操作。（3）对猝发式读取非常有利。）对猝发式读取非常有利。 复习 DRAM存储器存储器： 四管动态存储元、单管动态存储元 DRAM的的刷新刷新： 集中式、分散式、异步式 高级高级的的DRAM： FPM-DRAM、CDRAMSDRAM：同步型动态存储器。计算机系统中的CPU使用的是系

43、统时钟，SDRAM的操作要求与系统时钟相同步，在系统时钟的控制下从CPU获得地址、数据和控制信息。换句话说，它与CPU的数据交换同步于外部的系统时钟信号，并且以CPU/存储器总线的最高速度运行，而不需要插入等待状态。其原理和时序关系见下一页图。DRAM通常用做主存储器，其读写操作的正确性与通常用做主存储器，其读写操作的正确性与可靠性至关重要。为此除了正常的数据位宽度，还可靠性至关重要。为此除了正常的数据位宽度，还增加了附加位，用于读增加了附加位，用于读/写操作正确性校验。增加的写操作正确性校验。增加的附加位也要同数据位一起写入附加位也要同数据位一起写入DRAM中保存。其原中保存。其原理如图所示

44、。理如图所示。1、ROM的分类的分类 最大优点：最大优点： ROM掩模式掩模式ROM（M）一次编程一次编程ROM（PROM）多次编程多次编程ROM熔丝烧断型熔丝烧断型PROMPN结击穿型结击穿型PROM光擦编程光擦编程ROM（EPROM）电擦编程电擦编程ROM（EEPROM）掩膜掩膜ROMROMPROM基本基本存储电路存储电路ROMROM定义定义优优 点点缺缺 点点掩模式掩模式数据在芯片制造过程数据在芯片制造过程中已确定中已确定可靠性和集可靠性和集成度高，价成度高，价格便宜格便宜不能重写不能重写一次编程一次编程用户可自行改变产品用户可自行改变产品中某些存储元中某些存储元可以根据用可以根据用户需

45、要编程户需要编程只能一次只能一次性改写性改写多次编程多次编程可以用紫外光照射或可以用紫外光照射或电擦除原来数据，然电擦除原来数据，然后再重新写入新数据后再重新写入新数据可以多次改可以多次改写写ROM中中的内容的内容ROMROM的分类的分类2 2、光擦可编程只读存储器（光擦可编程只读存储器（EPROMEPROM） （1）基本存储元电路）基本存储元电路 与普通与普通MOS电路不同的是：在电路不同的是：在S极和极和D极之间，有一个极之间，有一个由多晶硅做的栅极，被浮空的绝缘物二氧化硅包围。由多晶硅做的栅极，被浮空的绝缘物二氧化硅包围。 工作原理工作原理：管子制造好时，硅栅上没有电荷，管子：管子制造好

46、时，硅栅上没有电荷，管子内没有导电沟道，内没有导电沟道，D极和极和S极之间不能导通，极之间不能导通，表示表示“ 1 ” ；当两端加上高压时，击穿两极，有电子通过；当两端加上高压时，击穿两极，有电子通过绝缘层注入到硅栅，当击穿的高压撤去，因硅栅被绝绝缘层注入到硅栅，当击穿的高压撤去，因硅栅被绝缘层包围，注入的电子无处泄露，两极是导通的，缘层包围，注入的电子无处泄露，两极是导通的，表表示示“ 0 ” 。EPROM实例：实例：2716（2K8位）芯片位）芯片 芯片正常工作使用芯片正常工作使用+5V电源，片子脱机编程用电源，片子脱机编程用+25V电源；为了在片子没有选中时功耗降低，设计一电源；为了在片

47、子没有选中时功耗降低，设计一个个PD/PGM功率下降功率下降/编程输入端，使编程输入端，使EPROM输出端输出端工作在高阻状态。工作在高阻状态。【例例3】CPU的地址总线16根，双向数据总线8根，控制总线中与主存有关的信号有MREQ(允许访存，低电平有效)，R/W(高电平为读命令，低电平为写命令)。 主存地址空间分配如下： 08191为系统程序区，由只读存储芯片组成； 819232767为用户程序区； 最后(最大地址)2K地址空间为系统程序工作区。 上述地址为十进制，按字节编址。 现有如下存储器芯片： EPROM：8K8位; SRAM：16K1位，2K8位，4K8位，8K8位。 请从上述芯片中

48、选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出选片逻辑(可选用门电路及3 8译码器74LS138)与CPU 的连接，说明选哪些存储器芯片，选多少片？【解解】主存地址空间分布如图所示。根据给定条件，选用 EPROM：8K8位芯片1片 SRAM：8K8位芯片3片， 2K8位芯片1片。 3 8译码器仅用Y0，Y1，Y2，Y3和Y7输出端，且对最后的2K8位芯片还需加门电路译码。 主存储器组成与CPU的连接逻辑图 由由INTEL公司于公司于90年代发明的一种高密度、非易失年代发明的一种高密度、非易失性的读性的读/写半导体存储器。写半导体存储器。特性：特性： 固有的非易失性；固有的非易

49、失性； 廉价的高密度：成本低，不需后援存储器；廉价的高密度：成本低，不需后援存储器； 直接执行：不从后援存储器加载，可直接执行；直接执行：不从后援存储器加载，可直接执行； 固态性能：低功耗、高密度且没有机电移动装置的固态性能：低功耗、高密度且没有机电移动装置的半导体技术；半导体技术；1、 闪速存储器的逻辑结构（以闪速存储器的逻辑结构（以28F256A为例为例 32K8） 增加了状态控制、指令寄存器和编程增加了状态控制、指令寄存器和编程/擦除定时器，擦除定时器，另外还有擦除电压开关和编程电压开关。另外还有擦除电压开关和编程电压开关。 三部分通过三组信号线连接，地址与控制总线发向存储器和三部分通过

50、三组信号线连接，地址与控制总线发向存储器和接口电路。接口电路。决定存储器的决定存储器的；决定存储器的决定存储器的。 CPU与存储器速度不匹配，以及在一个与存储器速度不匹配，以及在一个CPU周期中周期中需几次到存储器存取信息，从而限制了高速计算，故必需几次到存储器存取信息，从而限制了高速计算，故必须设法提高存储器性能。须设法提高存储器性能。 （1 1）采用新工艺或加大存储器字长。）采用新工艺或加大存储器字长。 （2 2）采用并行操作的双端口存储器。）采用并行操作的双端口存储器。 （3 3）在）在CPUCPU和主存之间插入和主存之间插入cachecache。 （4 4）每次存取更多信息。）每次存取

51、更多信息。 同一个存储器具有两组相互独立的读写控制线路同一个存储器具有两组相互独立的读写控制线路。 当当两个端口的地址不同时两个端口的地址不同时，在两个端口上进行，在两个端口上进行读写操作，一定读写操作，一定不会发生冲突不会发生冲突。 当两个端口同时存取同一存储单元时，便发生读当两个端口同时存取同一存储单元时，便发生读写冲突，为此设置写冲突，为此设置BUSY标志。由存储器的仲裁逻辑标志。由存储器的仲裁逻辑决定对哪个端口优先进行读写操作，而对另一个被延决定对哪个端口优先进行读写操作，而对另一个被延迟的端口置迟的端口置BUSY标志，即暂时关闭此端口。标志，即暂时关闭此端口。 优点：优点： 某个模块

52、出现故障时，不影响其他模块工作；存储某个模块出现故障时，不影响其他模块工作；存储器的容量扩充比较方便。器的容量扩充比较方便。 缺点：缺点： 各个模块串行工作，存储器的带宽受到限制。各个模块串行工作，存储器的带宽受到限制。连续地址分布在相邻不同模块内，而同一个模块内连续地址分布在相邻不同模块内，而同一个模块内的地址不连续。的地址不连续。 优点：优点： 对连续字的成块传送，容易实现多模块流水式的并对连续字的成块传送，容易实现多模块流水式的并行存取，能大大提高存储器带宽。行存取，能大大提高存储器带宽。00000001110100001111100001011111000111110000011100

53、000011110100010111100001111111缺点：缺点： 多个模块必须协同工作，一个出现故障时，其他模多个模块必须协同工作，一个出现故障时，其他模块不能工作，且不便于存储器容量的扩充。块不能工作，且不便于存储器容量的扩充。 四个模块都有自己的四个模块都有自己的、和和，各自以等同的方式与各自以等同的方式与CPU传送信息。传送信息。 CPU同时访问四个模块，由存储器控制部件控制同时访问四个模块，由存储器控制部件控制它们分时使用数据总线。它们分时使用数据总线。对于一个存储模块，从对于一个存储模块，从CPU给出访存命令直到读出信息仍然使用一个存储周期给出访存命令直到读出信息仍然使用一个

54、存储周期，而而对于对于CPU来说，可以在一个存取周期内连续访问四来说，可以在一个存取周期内连续访问四个模块个模块，各个模块的读写过程将重叠进行，使存储器，各个模块的读写过程将重叠进行，使存储器成为并行存储器结构。成为并行存储器结构。流水方式存取示意图M0TM1M2M3M0T: T: 模块存取周期模块存取周期 总线传输周期总线传输周期 m: m: 存储器交叉模块数存储器交叉模块数时间时间字字 设模块字长等于数据总线宽度，模块存取一个字的存储周设模块字长等于数据总线宽度，模块存取一个字的存储周期为期为T，总线传送周期为总线传送周期为，存储器的交叉模块数为存储器的交叉模块数为m，为了实为了实现流水线

55、方式存取，应满足现流水线方式存取，应满足 ：T=m （m=T/为为） 交叉存储器要求其模块数必须大于或等于交叉存储器要求其模块数必须大于或等于m，以保证启动以保证启动某模块后经某模块后经m时间再次启动该模块时，它的上次存取操作已时间再次启动该模块时，它的上次存取操作已经完成。经完成。以交叉方式连续读取以交叉方式连续读取n n个字所需的时间为：个字所需的时间为：t1=T+(n-1)而顺序方式存储器连续读取而顺序方式存储器连续读取n个字所需时间为个字所需时间为:t2=nT：t1 t2 每块容量为每块容量为256K32位位，由，由8片片256K 4位的位的DRAM芯片组成，数据总线为芯片组成，数据总

56、线为32位，地址总线为位，地址总线为24位。位。 24位的地址，使存储器按照位的地址，使存储器按照“存储体存储体-块块-字字”进行寻址。进行寻址。A23A21用于存储体选择，用于存储体选择，1个存储体为个存储体为512 K32 ，全系统有，全系统有8个存储体，个存储体，A20A3用于模用于模块中块中256K个字选择，个字选择，A2用于模块选择，而用于模块选择，而CPU没没有有A1,A0位，代替的是位，代替的是4个字节允许信号个字节允许信号BE3BE0，以允许对以允许对A23A2指定的存储字中字节指定的存储字中字节/字字/双字读写。双字读写。 复习 只读存储器：只读存储器： 掩模式掩模式ROM、

57、一次编程、一次编程ROM、多次编程、多次编程ROM（EPROM、EEPROM） FLASH存储器存储器 并行存储器：并行存储器： 双端口存储器双端口存储器: :同一个存储器具有两组相互独同一个存储器具有两组相互独立的读写控制线路。立的读写控制线路。 多模块交叉存储器多模块交叉存储器: :连续地址分布在相邻不同连续地址分布在相邻不同模块内，各个模块都有自己的读写控制电路、模块内，各个模块都有自己的读写控制电路、地址寄存器和数据寄存器地址寄存器和数据寄存器，各自以等同的方式各自以等同的方式与与CPUCPU传送信息。传送信息。特点：根据任一存储项特点：根据任一存储项内容内容作为地址来进行存取作为地址

58、来进行存取。叫做叫做关键字（键）关键字（键）。 。 ：用来：用来存放检索字存放检索字，其位数和相联存储，其位数和相联存储器的存储单元位数相等。器的存储单元位数相等。 ：用来：用来存放屏蔽码存放屏蔽码，其位数和检索寄存，其位数和检索寄存位数相同。位数相同。 用关键字项作为检索项，去检索存储器，对相符用关键字项作为检索项，去检索存储器，对相符合的存储单元内容进行读写操作。合的存储单元内容进行读写操作。 ：存放按检索项内容检索存储体中与：存放按检索项内容检索存储体中与之符合的单元地址，其位数等于相联存储器的存储单之符合的单元地址，其位数等于相联存储器的存储单元数，每一位对应一个存储单元。元数，每一位

59、对应一个存储单元。 ：把检索项和从存储体中读出的所有单：把检索项和从存储体中读出的所有单元内容的相应位进行比较，如果某个存储单元和检索元内容的相应位进行比较，如果某个存储单元和检索项符合，就把符合寄存器的相应位置项符合，就把符合寄存器的相应位置“1”，表示该，表示该字已被检索字已被检索 。 ：存放读出和写入的代码。：存放读出和写入的代码。 ：由高速半导体存储器构成。：由高速半导体存储器构成。相联存储器相联存储器 访问实例访问实例 相联存储器在下面讲到的相联存储器在下面讲到的cache和虚拟存储器中承和虚拟存储器中承担地址变换的角色，此外其在数据库和知识库，在语担地址变换的角色，此外其在数据库和

60、知识库，在语音识别、图像处理等领域也有应用。音识别、图像处理等领域也有应用。0111匹配结果输出寄存器屏蔽寄存器输入寄存器01xx010000001110000100101001 CPU运行程序是一条指令一条指令执行的，指令运行程序是一条指令一条指令执行的，指令的地址是连续的，即的地址是连续的，即CPUCPU对内存的访问在相对较短的对内存的访问在相对较短的时间间隔内往往集中于某个局部时间间隔内往往集中于某个局部，特别是碰到循环、，特别是碰到循环、递归和反复调用的程序等更是如此。递归和反复调用的程序等更是如此。 在一小段时间内，最近被访问过的程序和数据很在一小段时间内，最近被访问过的程序和数据很