第11章双稳态触发器和时序逻辑电路.

1、 根据上述触发器的特征可知，触发器可以记忆根据上述触发器的特征可知，触发器可以记忆1 1位二值信号。根据逻辑功能的不同，触发器可以位二值信号。根据逻辑功能的不同，触发器可以分为基本的分为基本的RS触发器、时钟控制的触发器、时钟控制的RS触发器、触发器、JK触发器、触发器、 D触发器、触发器、T和和T 触发器；按照触发方式触发器；按照触发方式的不同，又可分为电位触发器和边沿触发器。的不同，又可分为电位触发器和边沿触发器。 触发器是最简单、最基本的时序逻辑电路，常用触发器是最简单、最基本的时序逻辑电路，常用的时序逻辑电路寄存器、计数器等，通常都是由各类的时序逻辑电路寄存器、计数器等，通常都是由各类

2、触发器构成的。触发器构成的。 触发器有两个稳定的状态：触发器有两个稳定的状态：“0”0”状态和状态和“11状状态；态； 不同的输入情况下，它可以被置成不同的输入情况下，它可以被置成0 0状态或状态或1 1状态；状态； 当输入信号消失后，所置成的状态能够保持不变。当输入信号消失后，所置成的状态能够保持不变。 SD RD SD RD Q Q Q Q (a) 逻逻辑辑图图 (b) 逻逻辑辑符符号号 & & S R 1. 基本基本RSRS触发器触发器一对具有互非关系的输出端，其中一对具有互非关系的输出端，其中Q 的状态称为的状态称为触发器的状态触发器的状态。一对输入端子均为低电或有效。

3、一对输入端子均为低电或有效。&1&2QQSDRD当当RD=0=0、SD=1=1时：时：Qn+1=0，置，置0功能；功能；SD端称为置端称为置“1”端，只端，只要它为低电平，输出即要它为低电平，输出即为为“1”。RD端称为清端称为清“0”端，只要它为端，只要它为低电平，输出即为低电平，输出即为“0”。SD RD QnQn+10 0 0不定不定0 0 1不定不定0 1 010 1 111 0 001 0 101 1 001 1 11当当RD=1=1、SD=0=0时：时：Qn+1=1，置，置1功能；功能；当当RD=1=1、SD=1=1时：时：Qn+1不变，保持；不变，保持；当当RD=

4、0=0、SD=0=0时：时：Qn+1不定，禁止态。不定，禁止态。基本基本RS触发器的次态真值表触发器的次态真值表特征方程特征方程：Qn+1 = SD + RD Qn约束条件：约束条件： SD + RD = 1反映触发器输入信号取值和状态之间对应关系的图形称为波形图。反映触发器输入信号取值和状态之间对应关系的图形称为波形图。置置0置置1置置1禁止禁止DRDS保持保持置置1置置1Q保持保持不定不定Q G1 G2 G3 G4 S CP R & Q Q S CP R S CP R Q Q Q Q (a) 逻辑电路逻辑电路 (b) 逻辑符号逻辑符号 & & & DS DR

5、 CP1时，触发器输出状态由时，触发器输出状态由R和和S及及Qn决定。决定。CP0时，时，RD=SD悬空为悬空为1，无论输入何态，触发，无论输入何态，触发器均保持原态不变。器均保持原态不变。钟控钟控RS触发器功能真值表触发器功能真值表主主要要特特点点（1）时钟电平控制。在）时钟电平控制。在CP1期间接收输入信号，期间接收输入信号，CP0时状时状态保持不变，与基本态保持不变，与基本RS触发器相比，对触发器状态的转变增加触发器相比，对触发器状态的转变增加了时间控制。了时间控制。（2）R、S之间有约束。不能允许出现之间有约束。不能允许出现R和和S同时为同时为1的情况，的情况，否则会使触发器处于不确定

6、的状态。否则会使触发器处于不确定的状态。 C P R S Q Q 不不变变不不变变不不变变不不变变不不变变不不变变置1置0置1置0保保持持波波形形图图特征方程特征方程：Qn+1 = S + R Qn约束条件：约束条件： S R= 0S1，R0SR00 显然，触发器的状态转换图也可反映触发器输出状态随输入及显然，触发器的状态转换图也可反映触发器输出状态随输入及输出的现态而变化的情况。输出的现态而变化的情况。 因此，描述触发器状态变化的方法有四种：因此，描述触发器状态变化的方法有四种：。1S0，R1S 0R RS取值表示输入变量的现态取值表示输入变量的现态0或或1表示输出变量的状态表示输出变量的状

7、态箭头表征了输出变量的转换情况箭头表征了输出变量的转换情况 基本基本RS触发器和钟控的触发器和钟控的RS触发器都是采用的触发器都是采用的方式。方式。 电位触发方式的钟控电位触发方式的钟控RS触发器有一个显著的毛病触发器有一个显著的毛病存在存在“”现象。所谓空翻，就是指：现象。所谓空翻，就是指：在在CP=1期间，若输入期间，若输入RS的状态的状态发生多次变化，输出发生多次变化，输出Q将随着发生多次变化将随着发生多次变化。 当触发器出现空翻现象时，一般就无法确切地判断触发器的状当触发器出现空翻现象时，一般就无法确切地判断触发器的状态了，由此造成触发器的使用受到限制。态了，由此造成触发器的使用受到限

8、制。 为确保数字系统的可靠工作，要求触发器在一个为确保数字系统的可靠工作，要求触发器在一个CP脉冲期间脉冲期间至多翻转一次，即不允许空翻现象的出现。为此，人们研制出了至多翻转一次，即不允许空翻现象的出现。为此，人们研制出了能够抑制空翻现象的主从式触发器、边沿触发方式的能够抑制空翻现象的主从式触发器、边沿触发方式的JK触发器和触发器和D触发器等。触发器等。 本节向大家介绍的本节向大家介绍的JK触发器是功能完善、使用灵活和通触发器是功能完善、使用灵活和通用性较强的一种触发器。常用型号有用性较强的一种触发器。常用型号有74LS112、CC4027和和74LS276等。等。 & & (

9、a) 电电路路 Q Q (b) 逻逻辑辑符符号号 SD J C K RD S2 Q2 C2 R2 Q2 从触发器 S1 Q1 C1 R1 Q1 主触发器 1 J CP K DS Q Q DR （1）CP=1时，时，主触发器被打开主触发器被打开，可以接收输入信号，可以接收输入信号J、K，其输出，其输出状态由输入信号的状态决定；但由于状态由输入信号的状态决定；但由于CP=0，从触发器被封锁从触发器被封锁，无论主触发器的输出状态如何变化，对从触发器均无影响，即无论主触发器的输出状态如何变化，对从触发器均无影响，即触发器的触发器的。（2） 当当CP下降沿到来时，即下降沿到来时，即CP由由1变为变为0时

10、，时，主触发器被封锁主触发器被封锁，无论输入信号如何变化，对主触发器均无影响，即无论输入信号如何变化，对主触发器均无影响，即在在CP=1期期间接收的内容被主触发器存储起来间接收的内容被主触发器存储起来。同时，由于。同时，由于CP由由0变为变为1，从触发器被打开从触发器被打开，可以接收由主触发器送来的信号，可以接收由主触发器送来的信号，。在。在CP=0期间，由于主期间，由于主触发器保持状态不变，因此受其控制的从触发器的状态也即触发器保持状态不变，因此受其控制的从触发器的状态也即Q、Q的值当然不可能改变。的值当然不可能改变。 & & S2 Q2 C2 R2 Q2 从触发器 S1 Q

11、1 C1 R1 Q1 主触发器 1 J CP K DS Q Q DR & & S2 Q2 C2 R2 Q2 从触发器 S1 Q1 C1 R1 Q1 主触发器 1 J CP K DS Q Q DR 功能功能 & & S2 Q2 C2 R2 Q2 从触发器 S1 Q1 C1 R1 Q1 主触发器 1 J CP K DS Q Q DR 功能功能 & & S2 Q2 C2 R2 Q2 从触发器 S1 Q1 C1 R1 Q1 主触发器 1 J CP K DS Q Q DR 功能功能第第2页页 & & S2 Q2 C2 R2 Q2 从触发器

12、S1 Q1 C1 R1 Q1 主触发器 1 J CP K DS Q Q DR 功能功能 CP J K Q nnnQKQJQ1 16 15 14 13 12 11 10 9 74LS112 1 2 3 4 5 6 7 8 VCC D1RD2R 2CP 2K 2J D2S 2Q 1CP 1K 1J D1S 1Q 2Q Q2 GND 74LS112芯片中包括两个芯片中包括两个JK触发器，因此也称为双触发器，因此也称为双JK触发器，采用边沿触发方式。管脚排列图中的触发器，采用边沿触发方式。管脚排列图中的J和和K是控制是控制信号输入端；信号输入端；Q和和Q是互非的输出端；是互非的输出端；CP是时钟脉冲输

13、入是时钟脉冲输入端；端；SD、RD是直接置是直接置1端和置端和置0端；字符前面的数字是区分端；字符前面的数字是区分两个触发器的标志数字。两个触发器的标志数字。 在双稳态触发器中，除了在双稳态触发器中，除了RS触发器和触发器和JK触发器外，根据电触发器外，根据电路结构和工作原理的不同，还有众多具有不同逻辑功能的触发器。路结构和工作原理的不同，还有众多具有不同逻辑功能的触发器。根据实际需要，可将某种逻辑功能的触发器经过改接或附加一些根据实际需要，可将某种逻辑功能的触发器经过改接或附加一些门电路后，转换为另一种逻辑功能的触发器。门电路后，转换为另一种逻辑功能的触发器。D触发器触发器就是这样就是这样得

14、到的。得到的。 D DS D CP DR Q Q J C K Q Q 1 CP D 触发器的构成及其逻辑符号触发器的构成及其逻辑符号 (a) 电路电路 (b)逻辑符号逻辑符号 D 触发器的功能表触发器的功能表 D 1nQ 功能功能 0 0 置置 0 1 1 置置 1 14 13 12 11 10 19 8 74LS74D 触发器 1 2 3 4 5 6 7 VCCD2R 2D 2CP D2S 2QQ2 D1R 1D 1CP D1S 1Q Q1 GND nnDQ1D1D101D0D 0 T 触发器的功能表触发器的功能表 T 1nQ 功能功能 0 nQ 保持保持 1 nQ 翻转翻转 T DS T

15、CP DR Q Q J C K Q Q CP T 触发器的构成及其逻辑符号触发器的构成及其逻辑符号 (a) 电路电路 (b)逻辑符号逻辑符号 具有具有和和两两种功能。如果让种功能。如果让T触发器的输入触发器的输入恒为恒为1，则，则T触发器就成为触发器就成为，显然，显然，只具有只具有一种功能。一种功能。 能够记忆输入脉冲个数的电路称为计数器。能够记忆输入脉冲个数的电路称为计数器。 计数器计数器是时序逻辑电路中的具体应用。是时序逻辑电路中的具体应用。同步计数器同步计数器异步计数器异步计数器二进制计数器二进制计数器N进制计数器进制计数器十进制计数器十进制计数器加法计数器加法计数器减法计数器减法计数器

16、可逆计数器可逆计数器加法计数器加法计数器减法计数器减法计数器可逆计数器可逆计数器二进制计数器二进制计数器N进制计数器进制计数器十进制计数器十进制计数器 Q0 Q1 Q2 1 CP J C K J C K J C K Q Q Q Q Q Q F0 F1 F2 RD 由于由于3个触发器都接成了个触发器都接成了T触发器，所以最低位触发器，所以最低位触发器触发器F0每来一个时钟脉冲的下降沿（即每来一个时钟脉冲的下降沿（即CP由由1变变0）时翻转一次，而其他两个触发器都是在其相邻低位触时翻转一次，而其他两个触发器都是在其相邻低位触发器的输出端发器的输出端Q由由1变变0时翻转，即时翻转，即F1在在Q0由由

17、1变变0时翻时翻转，转，F2在在Q1由由1变变0时翻转。时翻转。 CP Q0 Q1 Q2 F0每输入一个时钟脉冲翻每输入一个时钟脉冲翻转一次。转一次。F1在在Q0由由1变变0时翻转。时翻转。F2在在Q1由由1变变0时翻转。时翻转。实现了二分频实现了二分频实现了四分频实现了四分频实现了八分频实现了八分频 从状态表或波形图可以看出，从状态表或波形图可以看出，从状态从状态000开始，每来一个计数脉开始，每来一个计数脉冲，计数器中的数值便加冲，计数器中的数值便加1，输入，输入8个计数脉冲时，就计满归零，所个计数脉冲时，就计满归零，所以作为整体，该电路也可称为以作为整体，该电路也可称为八八进制计数器进制

18、计数器。 由于这种结构计数器的时钟由于这种结构计数器的时钟脉冲不是同时加到各触发器的时脉冲不是同时加到各触发器的时钟端，而只加至最低位触发器，钟端，而只加至最低位触发器，其他各位触发器则由相邻低位触其他各位触发器则由相邻低位触发器的输出发器的输出Q来触发翻转，即用来触发翻转，即用低位输出推动相邻高位触发器，低位输出推动相邻高位触发器，3个触发器的状态只能个触发器的状态只能，这种结构特点的计数，这种结构特点的计数器称为异步计数器。异步计数器器称为异步计数器。异步计数器结构简单，但计数结构简单，但计数。 Q0 Q1 Q2 Q3 CP D C D C D C D C Q Q Q Q Q Q Q Q

19、F0 F1 F2 F3 RD CP Q0 Q1 Q2 Q3 F0每输入一个时钟脉冲翻转一次。每输入一个时钟脉冲翻转一次。 F1在在Q0由由1变变0时翻时翻转，转， F2在在Q1由由1变变0时翻转，时翻转， F3在在Q2由由1变变0时翻转。时翻转。 Q0 Q1 Q2 CP D C D C D C Q Q Q Q Q Q F0 F1 F2 RD CP Q0 Q1 Q2 F0每输入一个时钟脉冲翻转每输入一个时钟脉冲翻转一次，一次， F1在在Q0由由1变变0时翻转，时翻转， F2在在Q1由由1变变0时翻转时翻转。100 KJ011QKJ0122QQKJ CP J C K J C K J C K &am

20、p; 1 & Q Q Q Q Q Q Q0 Q1 Q2 F0 F1 F2 RD CP Q0 Q1 Q2 F0每输入一个时钟脉冲翻转一次每输入一个时钟脉冲翻转一次F1在在Q0=1时，在下一个时，在下一个CP触发沿到来时翻转。触发沿到来时翻转。F2在在Q0=Q1=1时，在下一个时，在下一个CP触发沿到来时翻转。触发沿到来时翻转。 选用选用4个个CP下降沿触发的下降沿触发的JK触发触发器器F0、F1、F2 、F3。 F0：每来一个：每来一个CP计数脉冲翻转一次；计数脉冲翻转一次；100 KJ F2：在：在Q0 和和Q1都为都为1时，再来一个计数脉时，再来一个计数脉冲才翻转；冲才翻转；0122

21、QQKJ F3：在：在Q0、Q1和和Q2都为都为1时，再来一个时，再来一个CP计数脉冲才翻转，但在第计数脉冲才翻转，但在第10个脉冲到来个脉冲到来时时Q3应由应由1变为变为0；0123QQQJ、03QK F1：在：在Q0为为1时，再来一个时，再来一个CP计数脉冲计数脉冲才翻转，但在才翻转，但在Q3为为1时不得翻转；时不得翻转；031QQJ 、01QK CP Q0 Q1 Q2 Q3 03012301220103100,1QKQQQJQQKJQKQQJKJ Q0 Q1 Q2 Q3 1 CP J C K J C K J C K & & J C K & & Q Q Q

22、Q Q Q Q Q F0 F1 F2 F3 RD Q0 Q1 Q2 Q3 CP J C K J C K J C K J C K & Q Q Q Q Q Q Q Q F0 F1 F2 F3 RD Q0 Q1 Q2 J C K J C K CP J C K & Q Q Q Q Q Q F0 F1 F2 CP Q0 Q1 Q2 16 15 14 13 12 11 10 9 74LS161 1 2 3 4 5 6 7 8 UCC CO QA QB QC QD T LD Cr CP A B C D P GND Cr=0时异步清零。时异步清零。Cr=1、LD=0时同步置数。时同步置数。Cr

23、=LD=1且且CP=P=1时，按时，按4位自然二进制码同步计数。位自然二进制码同步计数。Cr=LD=1且且CPTCPP=0时，计数器状态保持不变。时，计数器状态保持不变。 1 1 & 1 (a) 用用异异步步清清零零端端 CR 归归零零 (b) 用用同同步步置置数数端端 LD 归归零零 74LS161 Q3 Q2 Q1 Q0 D0 D1 D2 D3 CO LD CR CTT CTP CP CP & 1 74LS161 Q3 Q2 Q1 Q0 D0 D1 D2 D3 CO LD CR CTT CTP CP CP CP Q0 Q1 Q2 Q3 CP Q0 Q1 Q2 Q3 (a)

24、用用异异步步归归零零法法构构成成的的十十二二进进制制计计数数器器的的波波形形 (b) 用用同同步步归归零零法法构构成成的的十十二二进进制制计计数数器器的的波波形形 1 74LS161 Q3 Q2 Q1 Q0 D0 D1 D2 D3 CO LD CR CTT CTP CP CP 1 74LS161 Q3 Q2 Q1 Q0 D0 D1 D2 D3 CO LD CR CTT CTP CP 1 1 1 256 进制计数器进制计数器 1 74LS161 Q3 Q2 Q1 Q0 D0 D1 D2 D3 CO LD CR CTT CTP CP CP 74LS161 Q3 Q2 Q1 Q0 D0 D1 D2

25、D3 CO LD CR CTT CTP CP 1 1 & 60 进制计数器进制计数器 1 74LS161(个位) Q3 Q2 Q1 Q0 D0 D1 D2 D3 CO LD CR CTT CTP CP CP 74LS161(十位) Q3 Q2 Q1 Q0 D0 D1 D2 D3 CO LD CR CTT CTP CP 1 1 & 8421 码码 24 进进制制计计数数器器 & & 1 74LS161(个位) Q3 Q2 Q1 Q0 D0 D1 D2 D3 CO LD CR CTT CTP CP CP 74LS161(十位) Q3 Q2 Q1 Q0 D0 D1 D

26、2 D3 CO LD CR CTT CTP CP 1 8421 码码 60 进进制制计计数数器器 & & 1 CPB R01 R02 NC UCC S91 S92 14 13 12 11 10 9 8 74LS90 1 2 3 4 5 6 7 CPA NC QA QD GND QB QC CPB QA QB QC QD S91 S92 R01 R02 CPB CP CPA 74LS90(个位) N1=10 QA QB QC QD S91 S92 R01 R02 CPA 74LS90(十位) N2=10 CP 74LS90(个位) 74LS90(十位) S91 S92 R01 R

27、02 S91 S92 R01 R02 QA QB QC QD QA QB QC QD CPA CPB CP1 CPB CP 74LS90(个位) 74LS90(十位) QA QB QC QD QA QB QC QD S91 S92 R01 R02 S91 S92 R01 R02 CPA CPA CPB CPB 1 & 时序逻辑电路有何特点？时序逻辑电路有何特点？什么是同步时序逻辑电什么是同步时序逻辑电路？何谓异步时序逻辑路？何谓异步时序逻辑电路？如何区分米莱型电路？如何区分米莱型和莫尔型电路？和莫尔型电路？试用试用74LS161集成集成集成计数器构成一集成计数器构成一个十二进制计数器？

28、个十二进制计数器？要求用反馈预置法要求用反馈预置法实现。实现。你能否用你能否用74LS90构成一构成一个八进制计数器？个八进制计数器？答案在书中找答案在书中找何谓计数器的自启动何谓计数器的自启动能力？能力？ D2 1D D 触触发发器器组组成成的的四四位位寄寄存存器器 Q3 D3 1D 1D D1 1D D0 CP Q2 Q1 Q0 R 012310111213DDDDQQQQnnnn异步复位端为异步复位端为低电平时，寄低电平时，寄存器清零；高存器清零；高电平时：无电平时：无CP脉冲到来寄存脉冲到来寄存器保持原态，器保持原态，CP上升沿到来上升沿到来后置数。后置数。 16 15 14 13 1

29、2 11 10 9 74LS174 1 2 3 4 5 6 7 8 UCC Q6 D6 D5 Q5 D4 Q4 CP Cr Q1 D1 D2 Q2 D3 Q3 GND 构成寄存器的常用芯片有构成寄存器的常用芯片有74LS77（四位双稳锁存器）、（四位双稳锁存器）、74LS100（八位双稳锁存器）、（八位双稳锁存器）、74LS174（六位寄存器）等。（六位寄存器）等。其中锁存器属于电平触发，在送数状态下，输入端送入的数据其中锁存器属于电平触发，在送数状态下，输入端送入的数据电位不能变化，否则将发生电位不能变化，否则将发生“空翻空翻”。下图是。下图是74LS174管脚引管脚引线功能图，芯片内六个触

30、发器共用一个时钟脉冲线功能图，芯片内六个触发器共用一个时钟脉冲CP（上升边（上升边沿触发）和一个异步清零脉冲沿触发）和一个异步清零脉冲(低电平清零低电平清零)。 Q3 Q2 Q1 Q0 Dr 1D C 1D C 1D C 1D C FF3 FF2 FF1 FF0 CP 移位移位脉冲脉冲 串行串行输入输入 Q Q Q Q D0 串行串行输出输出 在存数操作之前，先将各个触发器清零。当出现在存数操作之前，先将各个触发器清零。当出现时，待存数码的最高位和时，待存数码的最高位和4个触发器个触发器的数码的数码，即待存数码的最高位存入，即待存数码的最高位存入Q3，而，而寄存器原来所存数码的最高位从寄存器原

31、来所存数码的最高位从Q0输出；出现第输出；出现第2个移个移位脉冲时，待存数码的次高位和寄存器中的位脉冲时，待存数码的次高位和寄存器中的4位数码又位数码又同时右移同时右移1位。依此类推，在位。依此类推，在4个移位脉冲作用下，寄个移位脉冲作用下，寄存器中的存器中的4位数码同时右移位数码同时右移4次，待存的次，待存的4位数码便可存位数码便可存入寄存器。入寄存器。 Dr D0 D1 D2 D3 1D C 1D C 1D C 1D C Q0 Q1 Q2 Q3 FF0 FF1 FF2 FF3 CP 移位时钟脉冲移位时钟脉冲 右移右移 输出输出 右移右移 输入输入 Q0 Q1 Q2 Q3 Q0 Q1 Q2 Q3 1D C 1D C 1D C 1D C Q0 Q1 Q2 Q3 CP 移位时钟脉冲移位时钟脉冲 左移输出左移输出 左移输入左移输入 Di Q0 Q1 Q2 Q3 FF0 FF1 FF2 FF