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1、 Cmos数字电路 CMOS反相器 MOS传输门 静态CMOS门电路 动态CMOS电路 MOS其它单元电路第1页/共63页参考书目：1、半导体集成电路，朱正涌 编著。清华大学 出版社。2、数字集成电路电路-电路、系统与设计，美Jan M.Rabaey.周润德 译。电子工业出版社。第2页/共63页MOS基本逻辑单元电路 MOS集成电路具有集成度高、功耗低的特点，是当今大规模集成电路的主流产品，尤其是CMOS集成电路。第3页/共63页静态MOS反相器 MOS反相器特性的分析是MOS基本逻辑门电路分析的重要基础。第4页/共63页1. 结构和工作原理ViVoVDDMPMNVi为VOL时，MN截止，MP

2、非饱和-Kp 2(VOL- VDD -VTP) (VOH-VDD ) (VOH-VDD ) 2 = 0VOH = VDD Vi为VOH时，MN非饱和，MP截止Kn2(VOH-VTN)VOL-VOL2 =0VOL=0 无比电路MP 为PMOS,VTP 0CMOS反相器第5页/共63页耗尽型增强型P沟n沟P沟n沟电路符号转移特性输出特性第6页/共63页2.电压传输特性及器件工作状态表ViVoVDDMPMN截止非饱和VDD+VTPVi VDD饱和非饱和VO+VTNVi VDD+VTP饱和饱和VO+VTP Vi VO+VTN非饱和饱和VTN ViVO+VTP非饱和截止0 ViVTNP管N管输入电压范围

3、0VOViVDDVDDVDD+VTPVTN第7页/共63页3.噪声容限 0VOViVDDVILmaxVIHminVOHminVOLmaxSlope=-1VDDVOHminVSSVOLmaxVILmaxVIHminVNMLmaxVNMHmax(1)指定噪声容限VNMmax=minVNMHmax, VNMLmax 0011第8页/共63页(2) 最大噪声容限VNMH=VOH-V* =VDD-V* VNML=V*-VOL=V*Vi =VDD+ VTP +VTN o1 + o当V*为 时，噪声容限为最大（）其中： o =KNKP= N(W/L)N P(W/L)PV*将随着 o的变化而向相反方向变化NM

4、OS和PMOS都饱和时有:记作V*V*VDD0VOViVDD o增大第9页/共63页 4.瞬态特性 VoVDDViMPMNCL0VotVDD0VitVDD CL为负载电容，带负载门数越多， 连线越长，CL越大，延迟越大。在cmos电路中，负载电容的充放电时间限了开关速度。第10页/共63页 例：画出在开关期间nmos管工作点的移动轨迹。（阶跃电压Vi从0变化到VDD时，Vo和ID的关系曲线）VDDViMPMNCLVo第11页/共63页黑龙江大学集成电路与集成系统黑龙江大学集成电路与集成系统(1)下降时间ViVoVDDMPMNCL2 VDD KN(VDD VTN)CLVTN 0.1VDDVDD

5、VTN +1ln (19VDD 20 VTN)=KN越大 tf越小0VotVDD90%10%tftf = tf1 + tf2 第12页/共63页(2)上升时间ViVoVDDMPMNCL0VotVDD90%10%tr2 VDD KP(VDD |VTP|)CL|VTP| 0.1VDDVDD |VTP| +1ln (19VDD 20 |VTP| )=KP越大 tr越小tr = tr1 + tr2 第13页/共63页(3)平均延迟时间 tpd =(tpHL + tpLH )/20VitVDD50%0Vot50%tpHLVDDtpLHViVoVDDMPMN第14页/共63页5.功耗特性ViVoVDDMP

6、MN(1) 静态功耗PD 理想情况下静态电流为0，实际存在漏电流（表面漏电，PN结漏电），有漏电功耗： PD = Ios VDD CMOS电路功耗由三部分组成：静态功耗、瞬态功耗和节点电容充放电功耗。 设计时应尽量减小PN结面积 第15页/共63页(2)交流功耗PAViVoVDDMPMNCOCI0Vit0ITt PA 2 1(tr+tf) ITmax VDD c 由于节点都存在寄生电容，因而状态转换时输入波形有一定的斜率，使NMOS和PMOS都处于导通态，存在瞬态电流，产生功耗： 设计时应尽量减小tr和tf第16页/共63页(3)瞬态功耗PT 在状态转换过程中，结点电位的上升和下降，都伴随着结

7、点电容的充放电过程，产生功耗： 设计时应尽量减小节点寄生电容PT = CL VDD 2ViVoVDDMPMNCL第17页/共63页6.最佳设计 ViVoVDDMPMN(1)最小面积方案 芯片面积 A= (Wn Ln+ Wp Lp) 按工艺设计规则设计最小尺寸 Lp = Ln Wp = Wn 面积小、功耗小、非对称延迟(2) 对称延迟方案 上升时间与下降时间相同tr = tf 应有：Kp = Kn，一般取：Lp=Ln则有：Wp/ Wn = n / p 2第18页/共63页ViVoVDDMPMN(3)对延迟最小方案（Tpd最小） 一般取：Lp = Ln Wp/Wn =12 CL=CE+(Wp Lp

8、 + Wn Ln) Cg0TpdWp/Wn0 0.4 0.8 1.21.6 2.02.4寄生电容增大Lp = Ln第19页/共63页(4)级间最佳驱动方案 Cg共N级CL0e5 /ln 设：级间尺寸比为 ，CL/Cg = 驱动相同负载延迟为 1 N-2 N-1一般取 = 25则：每级门延迟为，总延迟 为N, N= ，N=ln /ln 可见： =e时，总延迟最小因此有： N = ln ( /ln )第20页/共63页7.单元版图示例 第21页/共63页MOS传输门 MOS传输门就是通过控制MOS管的导通和截止来实现信号的传输控制。结构简单，控制灵活，是组成MOS电路的基本单元之一。第22页/共6

9、3页单沟传输门1. NMOS传输门IOG“0”IOGG为“1”电平时 NMOS开启，传送信号G为“0”电平时 NMOS管截止，不传送信号。 O点电容通过饱和导通的NMOS管放电，NMOS管逐渐进入非饱和，放电加快，最终O点达到与I点相同的“0”。(1)由I向O传送“0”时(假设O初始为“1”)第23页/共63页“1”IOG O点电容通过饱和导通的NMOS管充电，当O点电位上升到比G点电位低一个VTn时， NMOS管截止。即最终O点达到的“1”比G点的“1”低一个VTn 。(2)由I向O传送“1”时(假设O初始为“0” )第24页/共63页2. PMOS传输门G为“0”电平时 PMOS开启，传送

10、信号G为“1”电平时 PMOS管截止，不传送信号。 O点电容通过饱和导通的PMOS管充电，PMOS管逐渐进入非饱和，充电加快，最终O点达到与I点相同的“1”。(1)由I向O传送“1”时(假设O初始为“0”)IOG“1”IOG第25页/共63页 O点电容通过饱和导通的PMOS管放电，当O点电位下降到比G点电位高一个|VTp|时， PMOS管截止。即最终O点达到的“0”比G点的“0”高一个|VTp|(2)由I向O传送“0”时(假设O初始为“1” )“0”IOG第26页/共63页CMOS传输门O点电容通过饱和导通的NMOS管和PMOS管放电，NMOS管逐渐进入非饱和，PMOS管逐渐截止，最终O达到与

11、I相同的“0”。(1)由I向O传送“0”(O初始为“1” )OIGGG为“0”电平、G为“1”电平时 NMOS、 PMOS管都截止。G为“1”电平时、G为“0”电平 NMOS、 PMOS管都开启。OIGG“0”第27页/共63页 O点电容通过饱和导通的NMOS管和PMOS管充电，PMOS管逐渐进入非饱和，NMOS管逐渐截止，最终O达到与I相同的“1” 。(2)由I向O传送“1”(O初始为“0” )OIGG“1”第28页/共63页MOS传输门的速度GViVoGViVoGnViVoGp MOS传输门的传输速度与节点电容、前级驱动能力、和自身MOS管的W/L有关。 对于自身来说， W/L越大，导通电

12、阻越小，传输速度越快。 对于单沟传输门来说，传送“1”和“0”的速度不同，而对于CMOS传输门可以达到相同。第29页/共63页MOS传输门的特点1)NMOS传输门能可靠地快速传送“0”电平，传送“1”电平时较慢，且有阈值损失；2)PMOS传输门能可靠地快速传送“1”电平，传送“0”电平时较慢，且有阈值损失；3)CMOS传输门能可靠地快速传送“1”电平和“0”电平，但需要两种器件和两个控制信号4)MOS传输门具有双向传输性能5)MOS传输门属于无驱动衰减性传输第30页/共63页1. 或非门（nor?） (1)电路结构示例VDDCBFnor4ADVDDABF Fnor2VDDCBFnor3A静态C

13、MOS门电路第31页/共63页VDDABFnor2PMOS管导通时等效PMOS管的宽长比减小NMOS管随着导通NMOS管个数的增加等效宽长比加大输入端数过多将严重影响tr(速度)和噪声容限第32页/共63页第33页/共63页2. 与非门（nand?） (1)电路结构示例VDDABFnand4CDFABnand3CVDDABFnand2VDD第34页/共63页NMOS管导通时等效NMOS管的宽长比减小PMOS管随着导通PMOS管个数的增加等效宽长比加大ABFnand2VDD输入端数过多将严重影响tf(速度)和噪声容限(2)性能分析示例第35页/共63页(3)单元版图示例第36页/共63页3. 与

14、或非门（aoi?.?） (1)示例1: aoi32VDDABFCEDABCDE第37页/共63页 (2)示例2: aoi221VDDABFDABCEEDC第38页/共63页 4.或与非门（oai?.?） (1)示例1: oai32VDDABFDABCEDCE第39页/共63页(2)示例2: oai221VDDACFABEBEDDC第40页/共63页5.异或门（xor） (1)示例1ABFF = A+B + AB第41页/共63页(2)示例2、3AVDDBFVDDVDDABF第42页/共63页6.异或非门（nxor） (1)示例1ABFF= AB(A+B) 第43页/共63页(2)示例2、3AB

15、FVDDVDDVDDABF第44页/共63页7.驱动三态门FAEnVDDFAEnVDDVDDAFCCCC第45页/共63页8.钟控三态门VDDACFCABFCCVDDABFCCVDD钟控或非门钟控与非门钟控反相器第46页/共63页9.伪NMOS逻辑门 用一个常通PMOS代替CMOS逻辑中的P型逻辑块，简化了电路，减小了输入电容。但是，增加了静态功耗，抬高了VOL(有比电路)。VDDFA1A2A3B1B2N逻辑块VDDA1FCA2B1B2DN逻辑块第47页/共63页动态CMOS单元电路1.基本单元结构VDDABF VcVDDABFCC动态CMOS电路 第48页/共63页 2.移位寄存器示例ViV

16、oVDD VDD 第49页/共63页 3.预充单元结构VDDFA1A2A3B1B2 N逻辑块预充管 若预充过程中输入都为“0”，预充结束后，输入信号才到达，会出现电荷再分配问题。 若预充过程中输入信号到达，可能会产生比较大的直流功耗。第50页/共63页4.改进的预充单元结构预充求值结构AVoVDDB 1预充管求值管NC 1型逻辑块 预充过程中，输入信号到达，求值过程中输入信号不可改变。避免了电荷再分配和产生大的直流功耗问题。第51页/共63页动态CMOS电路的级联 1.级联的问题 后级门开始求值时，输入信号并不是前级门求出的值，而是前级门预充的值“1”。因此，当前级门求出值时，后级门预充的“1

17、”已丢失，无法再进行正确求值。AVoVDDB 1预充管求值管C 1AVoVDDB 1预充管求值管C 1N逻辑块第52页/共63页 2.多项时钟解决级联问题准两相时钟 2 1一级预充、锁存一级求值二级求值二级预充、锁存二级求值一级预充、锁存AVoVDDBC 1预充管求值管AVoVDDB 2预充管求值管C 2 2 1 1 2 1N逻辑块第53页/共63页3. Domino逻辑解决级联问题AVoVDDBC 1预充管求值管AVoVDDB 1预充管求值管C 1 1N逻辑块总是当前级门求出值时，后级门才开始进行求值。第54页/共63页4. N-P逻辑解决级联问题AVoVDDBC 预充管求值管逻辑块NAVo

18、VDDBC 预充管求值管逻辑块P第55页/共63页开关逻辑电路（传输门逻辑） 1. NMOS多路开关EVCCF= P1AB+P2AB+P3AB+P4ABP4P3P2P1A AB BF 可以通过增加上拉和驱动电路来提高速度。MOS其它单元电路 第56页/共63页 2. CMOS多路开关P4P3P2P1ABFAAAABBBBP4P3P2P1A ABBF 便于布局布线第57页/共63页加法器电路 1.组合逻辑半加器单元S=AB+AB =(A+B)AB C=AB =ABA BSC第58页/共63页2.组合逻辑全加器单元Ci=AB+BC+AC=AB+C(A+B)Si=ABC+ABC+ABC+ABC=ABC+(A+B+C)CiABCCiCiSiCiCiSiVDDVDDVDDABABCABCABVDDABCABCCBAABC第59页/共63页3.传输门结构全加器单元Ci= (A B)C + (A B)ASi= (A B)C + (A B)CVDDABVDDCA BA BCiSiVDDVDD第60页/共63页4.串行进位加法器A0B0A1B1A2B2A3B3A4B4A5B5S0S1S2S3S4S5C-1C0C1C2C3C4C5 最终进位信号产生速度慢，因此适用于位数不多、速度