EDA实验指导讲义(自编)

1、实验注意事项1. 启动计算机，进入2000系统（98系统可以直接进行硬件编程下载，其它系统需装驱动）。2. 打开quartus ii软件，注意软件有没有安装lisence,若没有请自己安装。3. 在quartus ii中进行设计的输入、编译和仿真，若正确后可进行下一步。4. 检查实验箱的数据线有无连接到计算机的并口（轻插轻拔），电源线有无接上，若均有， 则给实验箱上电（开关在实验箱后面）。5. 确认你所需要的实验模式，选屮此种模式后，建议按一下右侧的复位键，以便使系统进 入该结构模式工作。6. 在quartus ii中进行引脚的锁定后，重新编译一次，然后再下载到实验箱上，接着在实验 箱上进行硬

2、件验证。需要修改代码的话，重复36部分。7. 注意在实验中不可带电插拔实验箱上的任何芯片。& 不可随意搬动实验箱，若确实需要移动，需老师在场，h同意。9. 不可将水、饮料等其它液体洒到实验箱上面。10. 离开实验室时不可带走任何实验室的东西，比如实验说明书等。11. 闲置不用实验箱时，关闭实验箱后面的开关，注意不耍拔掉数据线（后续实验还耍用）， 将数据线放平，实验箱的盖子轻轻盖上，不必上锁扌ii!实验的一般步骤1. 原理图或vhdl程序代码输入2. 检查有无语法错误，编译通过3. 建立波形仿真文件4. 进行时序仿真，观察逻辑关系是否正确5. 管脚分配与锁定6. 重新编译适配，产生下载文

3、件7. 检查实验箱的电源接上否？并行下载线是否正确联接？拨码开关4为on,其它为off?8. 打开实验箱电源，选择合适的模式，复位系统9. 编程下载，选择jtag并行下载方式10. 硬件仿真实验课的上课纪律：1. 珍惜做实验的时间，禁止在电脑上玩游戏2. 实行点名制度，须经老师在实验箱上进行硬件验证，若正确才算完成实验。3. 平时实验的成绩占期末考的30%40%o实验报告的撰写格式：实验名称一、实验目的二、实验内容三、实验条件(1) 、开发软件 max+plus ii 或者 quartus ii 5. 0/7. 2(2) 、实验设备gw-48系列eda实验开发系统(3) 、所用芯片 alter

4、a公司acex1k系列的ep1k30tc144-3芯片四、实验设计(1) 、系统的原理框图(2) 、原理图/vhdl源程序(3) 、仿真波形(4) 、管脚锁定情况五、实验结果及总结(1) 、系统仿真情况(2) 、硬件验证情况(3) 、实验过程屮出现的问题及解决的办法注：除仿真波形可用截图方式打印外，其余要求用手写。【实验一】eda软件的熟悉使用及一位全加器的原理图输入设计 实验目的：1了解quartus ii的基本使用方法。2. 掌握并熟悉gw-48型eda实验开发系统的使用。3. 掌握一位全加器的原理图输入设计过程设计提示：处fim puti< vccoutptrr图1 一位半加器原理

5、图2图2 一位全加器顶层原理图可选用模式5,从pio0pio7选择3个作为输入，从pio8-pio15中选择选择两个作为输出，根据和 应的数码管的亮暗来判断逻辑关系止确与否。【实验二】2位十进制频率计的原理图设计（选做）1. 进一步熟悉quartus ii和gw48eda开发系统的使用2.掌握两位十进制计数器的原理图设计3.掌握频率计的控制电路设计4.理解自上而下的设计过程设计提示：c*q【74q30刃理cout743901clr1qa1clka1qb1clkb1qc1qd2qa2clr2qb2clka2qc2clkb2qd dual counterq0) q q【2 q3) q【4) q5)

6、 q6 q7d图3二位i 进制计数器模块contcrs.gdfoutput> cimt_en741547493ro1qar02qrqcclkaqdclkbcounterabcdg1ng2n01n02n03n04no5n06n07n08n09no10no11n 012n 013n 014n 015ndecoderrtandjhaw 07x>lttput 频率计时序控制模块tr_ctro.gdf图5两位十进制频率计顶层设计文件可选用模式6, f_in接clocko中的两位的频率(1hz, 4hz, 16hz, 64hz) , clk接cl0ck2中的8hz，则肓接显示待测信号的频率值。

7、cout溢出指示可接指示灯d8o【实验三】1位全减器的vhdl设计实验冃的：1.熟悉quartusii和gw48eda开发系统的使用2. 掌握一位半减器的vhdl设计3. 掌握一位半减器构建一位全减器的方法4. 掌握元件例化语句的使川设计提示：表1 一位半减器真值表输入输出xydiff=x-ys_out0000011110101100由表1得一位半减器的逻辑表达式:diff =xy-xy = x y s _ out - xy表2 位全减器真值表输入输出sub_inxydiffr=x-y-sub in sub_out0000000111010100110010011101011100011111

8、市表二得全减器的逻辑表达式:dijfr - sub _ 加(兀 y)sub_out = xy + sub_in(x® y)山以上分析可得出结论：一位全减器可山两个半减器和一个或门构成一个全减器，如图6所示。subx图6 一位全减器要求全部用vhdl语句进行设计，可用case语句来描述半减器，用元件调用语句、例化语句來描述全 减器的顶层文件。硬件仿真与实验一类同。【实验四】双二选一多路选择器设计 实验口的：1 .熟悉quartus ii和gw48eda开发系统的使丿ij2. 用vhdl语言编写二选一多路选择器模块mux21a. vhd3. 根据图7,利用元件例化语句连接两个mux21a

9、模块，以达到三选一的功能。图7硬件仿真：可选用模式5,输入al、a2、a3可接入三组不同的时候信号，so、si可接键8和键7,输出outy可 接扬声器。合理选择输入时候信号的频率在人的听觉范i韦i内，当so、si取不同的值时，可以听到不同频 率的声音，以达到验证的f1的。实验报告：给出mux21a和顶层文件的源程序和波形仿真图。【实验五】带有并行加载功能的增1/减1计数器设计1、带有计数使能（en=1计数允许）及界步清零（rst=0清零有效）功能。2、当加载信号（load）冇效时，并行加载四位二进制位数据。3、当加载信号无效时，若up_down=1,则在加载数据的基础上进行加1计数，当计数值为

10、1111时,cout为1；若up_down=0,则在加载数据的基础上进行减1计数，当计数值为0000时，cout为lo设计提示：library ieee;use ieee.std_logic_l 164.all;use ieee.std_logic_unsigned.all;entity up_down isport(clk joad,up_down,rst,en: in stdjogic;data:in stdogic_vector(3 dowito 0);sum:out std_logic_vector(3 downto 0);cout: out stdjogic);end;硬件仿真：可选

11、用模式0, elk接键8,每按两下，产牛一个上升沿；load接键7, up_down接键6, rst接键5, en 接键4,血ta接键1,键1可以产生00001111 z间的任何一个数值，通过指示灯d4d1显示。验证时先置en为1, rst为1,确定data的数值和计数的方向(up_down为1或0)后，给load 一个高 电平，并行装载数据，数码管显示装载的数值，然后load置0,之后随着clk±升沿(每按两次键8产牛 一个上升沿)的岀现，数码管会根据up_down为1或0进行增1或减1显示。山于硬件资源不够，cout 没指示灯可接。实验报告：给出完整的vhd文件和波形仿真文件，其

12、中vhd文件的实体部分与讲义上的一样，结构 体部分同学自己编写，以实现要求的功能。波形仿真文件屮的输入信号以图1()为参考，给岀输岀信号的 仿真情况，cout的输出情况需要在仿真图屮显示。图10elknrit up_down loads dataq sumcout» in_rln_rln_n_n_n_rln_n_rlrln_n_rlrln_n_rlrln_n_n_rlrln_n_rln_n_n_rlrln_n_rlrln_rltlrlnnnrst up_down1n rloaddatan t71sscoutoiii | | 1 rii【实验六】一位十六进制加减可控计数器的七段数码显示

13、电路实验目的：1.熟悉quartusii和gw48_eda开发系统的使用2. 用vhdl语言设计七段数码管（共阴）显示模块3. 用vhdl语言设计一位十六进制加减可控计数器（要求异步清零，同步使能）4. 将2和3设计的模块整合成一位十六进制加减可控计数器的七段数码显示电路设计提示：数码管管脚示意如图8,共阴极数码管译码真值表如表3,顶层原理图如图9。图8数码管管脚示意图cnt40 up down instclkclkcoutrstrstcoutqp 0qp 0up d0wnup downup downdecl7sinst11 cout1 cout图9实验四顶层文件原理图表3:共阴极数码管译码真

14、值表四位bcd码数码管输出1312 ii 10abcdefg0 0 0 011111100 0 0 10 0 0 0 1 1 00010110110100111111001010001100110101101101101101011111011111100001000111111110011111011101011101111011001111111001001110110101111011110100111111111000111其中cnt4b up down为加减可控的计数器，加减方向由up down控制，decl7s模块为译码模块，将 四位二进制数译成七段码。硬件仿真：可选用模式6, c

15、lk接clko的1hz, en接键8, rst接键7, up_down接键6, led6. 0接数码管8, cout接指示灯d8o当rst为1时，输出为零；当en为1, rst为0, up_down为1时，数码管依次从0 f递增显示，当显示到f吋，指示灯d8亮一下；当en为1, rst为0, up_down为0 口寸，数码管依次从 f0递减显示，当显示到0时，指示灯d8亮一下；当en为0时，则显示暂停。clk也可以接按键，通过 按两下按键，数码管数值会加1。实验报告要求：编写二个v1id底层文件，一个顶层文件（可用gdi；或viid格式），分别对它们进行编 译仿真，给出仿真波形，仿真图形中要求

16、a、led7s、cq以总线的方式显示数据，便于阅读。将硬件仿真 的情况写进实验报告。【实验七】分频器的设计实验目的：1、熟悉quartus ii和gw-48型eda开发系统的使用2、掌握分频器的设计、分析和测试方法实验原理：数字电路系统中，分频器是一种应用非常广泛的器件，其功能是对较高频率的信号进行分频。 分频电路的木质是加法计数器的变种。分频器常用来对时钟信号进行分频，用以得到较低频率 的时钟信号、选通信号、屮断信号等。实验内容一：设计分频系数为2的整数n次幕的分频器。i div2n卜clkclk_outcon1.0l inst（n=l,2,3,4即分频系数分别为2,4,8,16。分频后的信

17、号占空比为50%,控制信号con=00,01,10,11时,输出信号clk_out分别是输入信号clk的2,4,&16分频）给出仿真图如下:clka0 iconb 00i«xoixjotn1clk.out-ipinjuuiflnjinnnnnnjuuuurlrlrlrlrlrlrlrlrlrlrlnrlj lj-i_rn_i i_rn_rni " ii1 l实验内容二：8位数控分频器设计（参p157例6-20）在实验系统上硬件验证例6-20的功能，可选实验模式一，键2/键1负责输入8位预置数d； clk由clk0输入，跳帽可跳至65536hz或更高（确保分频后的频率

18、在人的听觉范围内20hz-20khz）；输出fout接扬声器spkero编译下载示进行硬件测试，当改变键2/键1的输入值，可听到不同频率的声音。注：要看到如图所示的仿真图形，仿真时间盂要设定大一点，才能看到结果，如可设为500ns或1ms. 实验内容三：设计一分频电路，分频示的信号高电平时间和低电平时间可由两个4位的输入数据控制，硬 件卜载后对通过示波器來观察分频后的波形。此分频电路的实体可为如下:entity dvf_1 isport ( clk:n std_logic;基准的时钟信号d_h:n integer range 0 to 15;-设定输出高电平时间的数据d_l:in intege

19、r range 0 to 15;设定输出低电平时间的数据ld:in std_logic;允许装载d_h,d_l的控制信号fout : out std.logic ）;分频后的信号end;在实验系统上硬件验证其功能，可选实验模式一，键2/键1负责输入4位预置数d_h和d_l； clk 由clk0输入；ld接键8；输出fout接适配板的外接引脚pio24。编译下载后用示波器测试pio24输 岀脚的波形，当改变键2/键1的输入值，可在示波器上观测到不同占空比的波形。【实验八】具有自动测频功能的四位十进制数字频率计设计1. 熟悉quailus ii和gw-48型eda开发系统的使丿ij2. 掌握具有一

20、定复杂程度的综合电路设计3. 用vhdl编写含界步清零、同步吋钊啾能的十进制加法计数器模块cnt10.vhd （参例4-22）。4. 用vhdl编写数字频率计时序控制模块test_ctl.vhd,产生允许计数、锁存和清零控制信号，以完 成自动测频的目的。（参考例77）5. 用v1idl编写16位锁存器reg16. vhd。6. 以上面已设计的模块为基础，设计四位i进制数字频率计。设计提示：四位i进制频率计原理框图如图11示：其中cnt10.vhd为i进制计数模块，test_ctl.vhd为时序控制模块，reg16.vhd为16位锁存器，用来使数码管稳定显示。图11四位十进制频率计总原理框图硬件仿真：可选用模式5, f_in接clocko,根据跳线的不同输入不同的待测频率，clk接cl0ck2中的1hz,