数字电子技术基础试题选择

1、二、选择题： (选择一个正确的答案填入括号内，每题 3 分，共 30 分 )1.设图 1 中所有触发器的初始状态皆为 0，找出图中触发器在时钟信号作用下,输出电压波形恒为 0 的是：（C ）图。图 12.下列几种 TTL 电路中，输出端可实现线与功能的电路是（D ）。A、或非门 B、与非门C、异或门 D、OC 门3.对 CMOS 与非门电路，其多余输入端正确的处理方法是（D ）

2、。A、通过大电阻接地（>1.5K） B、悬空C、通过小电阻接地（<1K） D、通过电阻接 V CC4.图 2 所示电路为由 555 定时器构成的（A ）。A、施密特触发器 B、多谐振荡器C、单稳态触发器 D、T 触发器5.请判断以下哪个电路不是时序逻辑电路（C ）。图2A、计数器 B、寄存器C、译码器 D、触发器6下列几种 A/D 转换器中，转换速度最快的是（A ）。A、并行 A/D 

3、转换器 B、计数型 A/D 转换器C、逐次渐进型 A/D 转换器 D、双积分 A/D 转换器7某电路的输入波形 u I 和输出波形 u O 如图 3 所示，则该电路为（C ）。图3A、施密特触发器 B、反相器C、单稳态触发器 D、JK 触发器8要将方波脉冲的周期扩展 10 倍，可采用（C ）。A、10 级施密特触发器 B、10 位二进制计

4、数器C、十进制计数器 D、10 位 D/A 转换器9、已知逻辑函数A、B、C、与其相等的函数为（D ）。D、10、一个数据选择器的地址输入端有 3 个时，最多可以有（C ）个数据信号输出。A、4 B、6 C、8 D、161、 在四变量卡诺图中，逻辑上不相邻的一组最小项为：（D ）A、m 1 与 m 3 B、m 4 与 m 6C、m 5 与 m

5、60;13 D、m 2 与 m 82、 L=AB+C 的对偶式为：（B ）A 、 A+BC ； B 、（ A+B ） C ； C 、 A+B+C ； D 、 ABC ；3、半加器和的输出端与输入端的逻辑关系是 （D ）A、 与非 B、或非 C、 与或非 D、异或4、 T

6、TL 集成电路 74LS138 是 / 线译码器，译码器为输出低电平有效，若输入为 A 2A 1 A 0 =101 时，输出：为（B ）。5、属于组合逻辑电路的部件是（A ）。A、编码器 B、寄存器 C、触发器 D、计数器6存储容量为 8K×8 位的 ROM 存储器，其地址线为（C ）条。A、8 B、12 C、13 D、14C 

7、）V。A、1.28 B、1.54 C、1.45 D、1.568、T 触发器中，当 T=1 时，触发器实现（C ）功能。A、置 1 B、置 0 C、计数 D、保持9、指出下列电路中能够把串行数据变成并行数据的电路应该是（C ）。A、JK 触发器 B、3/8 线译码器C、移位寄存器 D、十进制计数器10、只能按地址读出信息，而不能写入信息的存储器为（B ）。A、 RAM B、ROM C、&#

8、160;PROM D、EPROM1以下式子中不正确的是（ C ）a1?AAbAA=Ac A + B = A + Bd1A12已知 Y = AB + B + AB 下列结果中正确的是（C）aYAbYBcYABd Y = A + B3TTL 反相器输入为低电平时其静态输入电流为（ C ）a3mAb5mAc1mAd7mA4下列说法不正确的是（&

9、#160;C ）a集电极开路的门称为 OC 门b三态门输出端有可能出现三种状态（高阻态、高电平、低电平）cOC 门输出端直接连接可以实现正逻辑的线或运算d 利用三态门电路可实现双向传输5以下错误的是（ B ）a数字比较器可以比较数字大小b实现两个一位二进制数相加的电路叫全加器c实现两个一位二进制数和来自低位的进位相加的电路叫全加器d编码器可分为普通全加器和优先编码器6下列描述不正确的是（ A ）a触发器具有两种状态，当 Q=1 时触发器处于 1 态b时序电路必然存在

10、状态循环c异步时序电路的响应速度要比同步时序电路的响应速度慢d边沿触发器具有前沿触发和后沿触发两种方式，能有效克服同步触发器的空翻现象7电路如下图（图中为下降沿 Jk 触发器），触发器当前状态 Q3 Q2 Q1 为“011”，请问时钟作用下，触发器下一状态为（ B ）a“110”b“100”c“010”d“000”8、下列描述不正确的是（ A ）a时序逻辑电路某一时刻的电路状态取决于电路进入该时刻前所处的状态。b寄存器只能存储小量数据，存储器可存储大量数据。c主从 JK 触发

11、器主触发器具有一次翻转性d上面描述至少有一个不正确9下列描述不正确的是（B ）aEEPROM 具有数据长期保存的功能且比 EPROM 使用方便b集成二十进制计数器和集成二进制计数器均可方便扩展。c将移位寄存器首尾相连可构成环形计数器d上面描述至少有一个不正确1将代码 8421 转换为二进制数（B）。A、（01000011）2B、（01010011）2C、（）2D、（）22函数 F = A B + AB 的对偶式为（A）。A、（ A + 

12、B )  ( A + B)B、 A + B  A + B ；C、 A + B  A + BD、 ( A + B)( A + B)3有符号位二进制数的原码为（11101），则对应的十进制为（C）。A、-29B、+29C、-13D、+134逻辑函数 Y = AC + ABD

13、 + BCD ( E + F ) 的最简的与或式（B）。A、AC+BD；B、 AC + ABDC、AC+BD、A+BD5逻辑函数的 F= AB + AB + BC 的标准与或式为（A）。A、C、å (2,3,4,5,7)       B、 å (1,2,3,4,6)å (0,1,

14、2,3,5)        D、 å (3,4,5,6,7)6逻辑函数 Y（A，B，C）=å (0,2,4,5) 的最简与或非式为（A  ）。A、 AC + ABB、 AB + A CC、 AC + ABD、 AB + A C + B C7逻辑函数 

15、Y（A，B，C，D）= å (1,2,4,5,6,9) 其约束条件为 AB+AC=0 则最简与或式为（A）。A、 BC + CD + C DB、 BC + CD + AC D ；C、 AC D + CD + C DD、 AB + BD + AC8下图为 TTL 逻辑门，

16、其输出 Y 为（A）。A、0B、 1C、 A + BD、 A  B9下图为 OD 门组成的线与电路其输出 Y 为（A）。A、1B、0C、 BD、 A  B10下图中触发器的次态方程 Qn+1 为（A）。A、AB、0C、QnD、 Qn111RS 触发器要求状态由 0  其输入信号为（ A ）。A、RS=01B、RS=×1C、RS=

17、×0D、RS=1012电源电压为+12V 的 555 定时器、组成施密特触发器，控制端开路，则该触发器的回差电压T 为（ A ）。A、4VB、6VC、8VD、12V13为了将三角波换为同频率的矩形波，应选用（ B ）。A、施密特触发器B、单稳态触发器C、多谐振器D、计数器1. 十进制数 85 转换为二进制数为（D）A1001011B1010011C1100101D10101012. 二进制数 11011 转换为十进制数为（B）A32B27C64D

18、1284. 8421BCD 码 110011001 表示十进制为（ A）A33.2B51.0125C63.2D51.25在下列一组数中，与 (111001) 相等的数是（ C）2A (34)16B（65）8     C (57)106下列数码均代表十进制数 6，其中按余 3 码编码的是(C)A0110；B 1100；C10017 “异或”逻辑与以下哪种逻辑是非的关系(C)A“与”逻辑B“或”逻辑C

19、 “同或”逻辑8 F = bc + b c 与 F = bc + b c 两函数的关系为(C)12A 相同B对偶C反函数9. n 个变量，有多少个最小项(A)A2nB2n               Cn10. 利用三极管的截止状态和什么状态实现开关电路的断开

20、和接通（ C）A放大状态B击穿状态C饱和状态D 导通状态11. TTL 门电路是采用以下什么设计的门电路（A）A双极型三极管B单极型 MOS 管C二极管D三态门14.逻辑电路的分析任务是（ D）A给定功能，通过一定的步骤设计出电路B研究电路的可靠性C研究电路如何提高速度D给定电路，通过一定的步骤说明电路的功能15.组合逻辑电路不含有（ A ）A记忆能力的器件B门电路和触发器C门电路D运算器16. 常用的一种 3-8 线译码器是（B）A74148B74138C7448D7415

21、117.74138 是（B）A时序逻辑器件B组合逻辑器件C定时器件D整形器件18.共阳型七段数码管各段点亮需要(C)A高电平B接电源C低电平D接公共端19. 由门电路组成的全加器是 (B)A时序逻辑器件B组合逻辑器件C脉冲逻辑器件D以上答案都不正确20. TTL 门电路的工作电源一般是（ B）A25 vB+5VC3V18V22.输入 100Hz 脉冲信号，要获得 10HZ 的输出脉冲信号需要用多少进制计数器实现（ B ）A100 进制B10 进制

22、C 50 进制D5 进制23.时序逻辑电路设计的任务是（ A）A给定功能，通过一定的步骤设计出时序电路B研究电路的可靠性C研究电路如何提高速度D给定电路，通过一定的步骤说明电路的功能24.计数器是（ A）A时序逻辑器件B组合逻辑器件C定时器件D整形器件25.以下何种电路具有记忆能力（C）A门电路B组合逻辑电路C时序逻辑电路D多谐振荡电路26.时序逻辑电路一般可以分两类，即（ C）A组合逻辑电路和时序逻辑电路B门电路和触发器C同步型和异步型D模拟电路和数字电路28时序逻辑电路通常由门电路和（ A）组成。A存储电路B寄存器C译码

23、器29.利用定时器 555 可以设计实现（ B ）A全加器B多谐振荡器C寄存器D译码器1、8421BCD 码 01101001.01110001 转换为十进制数是：（C）A：78.16B：24.25C：69.71D：54.562、最简与或式的标准是：（C）A：表达式中乘积项最多，且每个乘积项的变量个数最多B：表达式中乘积项最少，且每个乘积项的变量个数最多C：表达式中乘积项最少，且每个乘积项的变量个数最少D：表达式中乘积项最多，且每个乘积项的变量个数最多3、用逻辑函数卡诺图化简中，四个相邻项可合并为一项,它能：（B）ABCFC

24、：消去  3  个表现形式不同的变量，保留相同变量   0B：消去 2 个表现形式不同的变量，保留相同变量D：消去 4 个表现形式不同的变量，保留相同变量    0A：消去 1 个表现形式不同的变量，保留相同变量0000011101表 14 、已知真值表如表1 所示，则其逻辑表达式为：0110（A）1001A：ABC1010B：AB + BC1100C：AB +

25、60;BC1111D：ABC（A+B+C）5、函数 F(A，B，C)=AB+BC+AC 的最小项表达式为：（B）A：F(A,B,C)=m（0，2，4）B：F(A,B,C)=m（3，5，6，7）C：F(A,B,C)=m（0，2，3，4）D：F(A,B,C)=m（2，4，6，7）6、欲将一个移位寄存器中的二进制数乘以（32）10 需要（C）个移位脉冲。A：32B： 10C：5D： 67、已知 74LS138 译码器的输入三个使能端（E1=1，E2A=E2B=0）时，地址码A2A1A0=011，则输出 Y7 Y

26、0 是：（C）A：8、要实现 Qn+1 = Qn ，JK 触发器的 J、K 取值应是：（D）A：J=0，K=0B：J=0，K=1C：J=1，K=0D：J=1，K=19、能够实现线与功能的是：（B）A： TTL 与非门B：集电极开路门C：三态逻辑门D： CMOS逻辑门10、个四位串行数据，输入四位移位寄存器，时钟脉冲频率为 1kHz，经过（B）可转换为 4 位并行数据输出。A：8msB：4msC：8sD：4s11 、 表 2&#

27、160;所 列 真 值 表 的 逻 辑 功 能 所 表 示 的 逻 辑 器 件 是 ：（C）A：译码器                         

28、0;     输入I7   I6   I5   I4   I3   I2   I1   I0   Y2   Y1   Y0表 2B：选择器 1 × × × &#

29、215; × × ×  1  1  1输出结果是：（   A）                    0 0 0 0 0 1   ×  &#

30、215; 0 1 0C：优先编码器01 × × × × × ×110D：比较器001 × × × × ×1010001 × × × ×1000  000×11   ×  ×

31、;0112、 图 1 所示为 2 个 4 位二进制数相加的串接全加器逻辑电路图，运算后的 C4S4S3S2S10000001 ×001A：1100000000001000B：11001C：10111D：10101图 1A(747.2)16B(1E7.2) 16C(3D7.1) 16D(F31.2) 162和逻辑式 AC + BC + AB 相等的式子是(A)AAC+BB BCCBD

32、60;A + BC332 位输入的二进制编码器，其输出端有(D)位。A. 256B. 128C. 4D. 54n 位触发器构成的扭环形计数器,其无关状态数为个(B)A2n-nB2n-2nC2nD2n-154 个边沿 JK 触发器,可以存储(A)位二进制数A 4B8C166三极管作为开关时工作区域是(D)A饱和区+放大区B击穿区+截止区C放大区+击穿区D饱和区+截止区7.下列各种电路结构的触发器中哪种能构成移位寄存器（ C）A基本 RS 触发器B同

33、步 RS 触发器C主从结构触发器8施密特触发器常用于对脉冲波形的（ C）A定时B计数C整形（1.在四变量卡诺图中，逻辑上不相邻的一组最小项为： D ）Am1 与 m3Bm4 与 m6Cm5 与 m13Dm2 与 m82L=AB+C 的对偶式为：（ B ）A . A+BCB . (A+B)CC . A+B+CD. ABC3属于组合逻辑电路的部件是（ A

34、0;）。A编码器B寄存器C触发器D计数器4T 触发器中，当 T=1 时，触发器实现（ C ）功能。A置 1B置 0C计数D保持5指出下列电路中能够把串行数据变成并行数据的电路应该是（ C ）。AJK 触发器B3/8 线译码器C移位寄存器D十进制计数器6某电路的输入波形 uI 和输出波形 uO 下图所示，则该电路为（ C ）。A施密特触发器B反相器C单稳态触发器DJK 触发器7. 三极管作为开关时工作区域是(

35、D)A饱和区+放大区B击穿区+截止区C放大区+击穿区D饱和区+截止区8已知逻辑函数A.B.与其相等的函数为（ D ）。C.             D.9.一个数据选择器的地址输入端有 3 个时，最多可以有（ C ）个数据信号输出。A4B6C8D1610.用触发器设计一个 24 进制的计数器，至少需要( D )个触发器。A3B4C6D51下列电路中不属于时序电路的是&

36、#160;C。A同步计数器B异步计数器C组合逻辑电路D数据寄存器2CT74LS290 计数器的计数工作方式有C种。A1B2C3D433 线8 线译码器有A。A3 条输入线，8 条输出线B8 条输入线，3 条输出线C2 条输入线，8 条输出线D3 条输入线，4 条输出线4一个五位的二进制加法计数器，初始状态为 00000，问经过 201 个输入脉冲后，此计数器的状态为D。A00111B00101C01000D010015若将一 TTL 异

37、或门输入端 A、B 当作反相器使用，则 A、B 端的连接方式为A。AA 或 B 中有一个接 1BA 或 B 中有一个接 0CA 和 B 并联使用D不能实现6.下列各种电路结构的触发器中哪种能构成移位寄存器（ C）A基本 RS 触发器B同步 RS 触C主从结构触发器DSR 锁存器7逻辑函数 F(A,B,C) = AB+B C+AC'的最小项标

38、准式为（ D ）。AF(A,B,C)=m(0,2,4)BF(A,B,C)=m(1,5,6,7)CF(A,B,C)=m (0,2,3,4)DF(A,B,C)=m(3,4,6,7)8设计一个把十进制转换成二进制的编码器，则输入端数 M 和输出端数 N 分别为（ C ）AM=N=10BM=10，N=2CM=10，N=4DM=10，N=39数 字 电 路 中 的 工 作 信 号 为(B)。A直 流

39、0;信 号B脉 冲 信 号C随 时 间 连 续 变 化 的 电 信 号10 L=AB+C 的对偶式为：（ A ）AA+BCB.(A+B)CC. A+B+CDABC1数字电路中的工作信号为（B）。A随时间连续变化的电信号B脉冲信号C直流信号2逻辑符号如图一所示，当输入 A =" 0"，输入 B 为方波时，则输出 F 应为

40、（C）。A“1”B“0”C方波3逻辑图和输入 A，B 的波形如图二所示，分析"0"AB1F      AB=1FAB1t图一在 t1 时刻输出 F 为（A）。图二A“1”B“0”C任意4图三逻辑电路为（A）。A与非门B与门C或D或非门门5逻辑电路如图三 图四所示，输入 A0，B1，C1，则输出 F1分别为（D）。图四和  F2A F = 0,F = 0

41、60;B F = 0,F = 1C F = 1,F = 11212126 F = AB+BC+CA 的“与非”逻辑式为（B）。D F = 1,F = 01 2A F = A B + B C + C AB F = AB BCCAC F =&#

42、160;AB + BC + CA7逻辑电路如图五所示，其逻辑功能相当于一个（ C）。A“与”非门B“导或”门C“与或非”门A&B 11      F图五C&D8与二进制数相应的十进制数为（ C）。A110B)210C1709时序逻辑电路中一定是含（A）A触发器B组合逻辑电路C移位寄存器D译码器10用 n 个触发器构成计数器，可得到最大计数长度是（ D）AnB2nC2nD2n-11已知某电路的真值表如下表所示，则该电路的逻辑表达式为（ C）。A Y = CB Y = ABCC Y = AB + CD Y = BC ¢ + CABCYABC