一种高速基带信号处理板中的双DA同步技术

1、一种高速基带信号处理板中的双da同步技术李超 中国电子科技集团公司第五十四研究所摘要：针对双da在起始工作中随机出现异步工作的问题，在总结现有双da同步技术优 缺点的基础上，通过进一步分析问题产生的机理，提出了一种基于锁相环检测 的双da同步技术。通过应用该同步技术，设计并实现了一种高速基带信号处理 板卡。通过实验比对该双da同步技术使用前后板卡输岀的基带信号眼图，确定 该同步技术可以有效解决以上问题。关键词：止交调制;da同步;界或;锁相环;眼图;作者简介：李超男，（1985）,工程师。主要研究方向：卫星通信。收稿日期：2016-12-09基金：国家部委基金资助项目dual da synch

2、ronization technique in high speed baseband signal processing broadli chaothe 54th research instituteof cetc;abstract：in this paper, a new technology of dual da synchronization based on phase locked loop detection is proposed, by further analyzing the mechanism of the problem of dual da asynchronous

3、 working randomly at the initial time and summarizing the adva nt ages and disadvantages of the existing dual da synchronization technologies. in applying this technology, a high speed bascband signal processing board is dcsigncd and implcmentcd. finally, the baseband signal eye diagrams using or no

4、t using the technology are compared. and it is determined that the dual da synchronization technology can solve the problem effectively.keyword：orthogonal modulation; exclusive-or operation; phase locked loop; eye diagram;received： 2016-12-09引用格式:李超一种高速基带信号处理板中的双da同步技术j无线电工程， 2017, 47 (12) :10-14. l

5、i chao. dual da synchronization technique in high speed baseband signal processing broadj. radio engineering, 2017, 47(12) :10-14.0引言在星地高速数据传输系统中，qpsk调制体制被广泛采用丄口。近年，随着传输码 率的增长，8psk、16-qam和16-apsk等高阶调制体制也开始逐步使用r1，采用 正交调制技术可以实现以上调制体制。这就需要设计一种高速基带信号处理板卡, 通过fpga逻辑设计对传输数据源进行星座点映射、成形滤波和信道预失真等处 理，并通过2片高速da

6、芯片分别产生并输岀i/q两路基带信号，进而通过微波 集成正交调制器完成正交调制宜。为了保证正交调制的正确性，i/q两路基带 信号输岀必须同步凶1，即高速基带信号处理板需要重点设计并保证2片da芯片 工作在同步状态。文献5从原理上提出对于ts8610型da芯片，在不能保证2片da芯片同步工作 的情况下，可以根据2片da芯片输岀时钟的相位差，在fpga内部对输出数据进 行补偿，达到满足i/q两路基带信号同步输出的目的。文献6根据以上原理， 设计并实现了一种采用ts8610型da芯片的高速基带信号处理板卡，进一步验证 了原理的可行性。以上文献虽然根据实际情况提出了一种特殊的解决途径，其思 想却具有普

7、遍意义，即可以通过2片da芯片输岀时钟检测其是否同步工作，然 后通过后续处理实现1/q基带信号同步输出的目的。当然，对于ts8610型da 芯片，不需要对输出数据进行补偿，而只需通过复位上电的方法，也可以达到 da同步的目的ml目前常采用的同步检测方法主要有2种：（1）对2片da输 出的时钟分别进行采样，然后通过数字信号处理算法，对采样数据进行处理， 达到同步检测的目的，其中文献8-9基于随机采样原理实现同步检测，文献 10应用固定低频频率采样时钟，通过引入数字相关法实现同步检测；（2）采 用模拟信号处理方式对2片da输岀的时钟进行异或运算，然后对异或运算后的 信号进行处理，达到同步检测的目的

8、，文献11对异或后的信号进行积分处理， 再与判决电压比较，实现同步检测的目的，文献12根据以上原理，使用滤波 器、ep08型功分器和lm293d型电压比较器等芯片，设计并验证了该种双da同 步检测技术。对于第一种同步检测方法，若采用随机采样检测，由于随机采样存在一定的偶 然性与规律性冲突的现象，为了满足检测精度的要求，采样样本数必须足够大13,这就需要很长的釆样时间，导致工程应用中板卡工作准备时间较长;若釆 用固定低频频率采样检测，当引入数字相关法检测2路时钟信号相位差时，由 于该方法主要针对正弦或余弦信号检测u11，此时对不同频率的待采样方波信 号，需要选择合适的采样频率，而在工程实际中，待

9、采样信号频率会随着应用 状态的改变而时常发生变化，这就限制了该方法的使用。对于第二种同步检测方 法，若对异或信号进行积分处理后再与基准电压进行比较，现有的电压比较方 法主要使用电压比较器实现迪，由于不同应用场合电压比较器比较基准电压 值往往不一致;此外，由于电压比较器输入的待比较信号在由交流信号转换为直 流信号的滤波处理过程中，电容器封装及容值的不同选择将导致滤波电路谐振 频率发生变化16,也会对比对结果产生比较大的影响。木文根据实际工程需要，采用模拟信号处理方式，应用锁相环对da同步状态进 行检测，简化了同步检测电路的设计，并提高了同步检测的可靠性。最后，通过 设计一种基带信号处理板卡实现并

10、验证了该双da同步技术。1高速基带信号处理板卡总体设计高速基带信号处理板卡设计的da芯片输入采样时钟频率范围为1 0002 500 mhz, 支持pci总线、木地文件播发及lvds调制数据源接入等功能。板卡原理框图如 图1所示。lvds接口用于接收外部数据源，并将外部数据源接入到用于进行基带信号处理 的fpga中;ddr ram用于存储通过pc1总线加载到电路板卡上的本地ascii编码 文件或卫星基带数据，并依据需要，将这些数据源加载到fpga中;spartan-3an 一端通过pci桥接芯片连接到cpci背上，另一端连接fpga,实现fpga与主控 板的数据传输。图1高速基带信号处理板原理下

11、载原图2 da不同步机理分析木文da选用md652d芯片17,芯片内部结构原理图如图2所示。vccp vee vccdctl reset sel1 :0图2 md652d芯片内部原理 下载原图由图2可知，md652d芯片根据功能可以分为多路复用单元和数模转换单元两部 分。多路复用单元接收4组（a11:o、c11:o、d11:o）,输入信 号和1路复位信号（reset）。内部产牛的4分频时钟信号，用于每隔4个采样 周期（cki为输入采样时钟），对输入信号进行1次采样，并将采样数据锁存至 寄存器。多路复用单元根据输入的采样吋钟，将锁存的数据复用转换为1路12 bit高速数据，并将转换后的高速数据接

12、入后端的数模转换单元。vccp输入电压 为3.3 v, vee输入电压为-5 v, vcc接地。2片btmd652d芯片的输入采样时钟信号在芯片上电前已确保达到稳定，但对于 接收芯片，会随机出现2种相位状态，即cki相位1状态与cki相位2状态，如 图3所示。由图3可知，在芯片上电过程屮，当vee输入电压达到-4. 5 v,且vccp输入电 压达到2.9 v时，芯片才开始正常工作18。若在t1时刻，2片da芯片开始同 时上电，则在t2、t4时刻，da1与da2分别开始进入正常工作状态。此时若输 入时钟为相位1状态时，在t3时刻，输入芯片的采样时钟上升沿开始被da1有 效接收，而在t6吋刻，输入

13、芯片的采样吋钟上升沿才开始被da2有效接收，即 da2比da1晚工作一个采样时钟周期，此时2片da工作在异步状态，由图2分 析的芯片工作原理可知，此时2片da芯片内部的多路复用单元和数模转换单元都将工作在异步状态;而此时若输入时钟为相位2状态时，在t5时刻，输入芯片 的采样时钟上升沿开始被da1与da2同时有效接收，此时两片da工作在同步状 态。由于输入吋钟的相位状态是随机岀现的，则两片da在起始工作吋会随机岀 现异步工作的问题。da1 ±电状态tj+ 3.3 v0 vt22(vccp =2.9 v)一5 vt2 二max (721tt2皿(vee二一4.5 v)+ 3.3 vda2

14、±电状态一5 vt42(vccp = 29v)t4二max (t4t4：j4! (vee 二-4.5 v)cki相位1cki相位2t3 t5 t6ttnlrtjtti.图3 md652d芯片初始工作状态示意图下载原图3 da同步设计da同步设计可分为3部分:da同步复位方式选择、da同步检测信号选择和da同 步电路设计。根据da不同步机理分析可知，通过对芯片重新上电，可以实现同步复位。考虑 到后续电路设计的简易性，分析btmd652d芯片reset引脚可知，当该引脚逻辑 电平为低吋，多路复用单元相位被置为0,锁存单元清零，此吋dac输岀为常 数。同时，芯片内部采样时钟及4分频时钟均置

15、为低电平。当该引脚逻辑电平为 高时，芯片开始正常工作。由分析可知，通过使用reset引脚可以复位芯片工作 的起始吋间，从而达到da同步复位的目的。为了检测da之间是否同步工作，需要确定待检测信号，本方案选择双da输出的 ck40信号作为待检测信号。通过使用reset引脚，改变双da的工作状态，待检 测信号状态如图4所示。t1 72t3 t4 t5ck.伽uirmnr血血uuum血 ck4o 1 j7"l_rn_tti4r_l_r_l ck402j_ |jiilresetjj图4 md652d芯片同步状态检测信号下载原图如图4所示，clk40l与clk40?信号分别为2片da的内部4分

16、频时钟输出信号， reset2为第2片da芯片引脚reset的逻辑输入电平。在t1时刻，由于reset? 信号变为高电平，da2开始正常工作。da2在t2时刻接收到第一个有效的采样时 钟上升沿，da2芯片内部的4分频时钟开始产生。此时，clk40,与clk40?存在90° 的相差，2片da工作在异步状态。在t3时刻，reset?产生一个低脉冲信号，在 t4时刻reset,恢复为高电平。在t3与t4时刻z间，da2处于复位状态，此时 clk402信号为低电平。若t4时刻落于如图4所示时间节点，clk40t与clk40?相 位差为0,此时2片da将达到同步工作状态。da同步电路根据高速基

17、带信号处理板卡总体设计中选用的fpga芯片型号，完全 利用fpga资源设计并实现。由于总体设计中选用的fpga芯片型号为xc5vsx95t, 其自带的pll (phase locked loop)锁相环硬核输入的时钟范围为19710 mhz, 输入时钟占空比要求根据输入时钟范围有所不同，介于25/75%45/55%之间 19 o由此可知，同步电路支持的da芯片输入采样时钟频率范围为76、2840 mhz, 满足高速基带信号处理板卡总体设计要求。da同步电路原理图如图5所示。图5 da同步电路原理下载原图如图5所示，fpga通过时钟专用引脚，接收2片da输出的4分频时钟信号clk40. 与clk

18、402o在fpga中进行da同步电路设计时，首先将这2路时钟信号分别接入 fpga中的2个pll模块，并分别对这2个pll模块设置参数，使其分别产生与 其输入时钟信号对应的同频同相的时钟信号clk汨、clk”及输入时钟信号2分频 后的同相时钟信号cix2> clkb2o将这4路输出的时钟信号接入数据选通单元，选 通模式有2种：当clk40】与clk402的频率大于等于355miiz时，将cl©与clkb2 时钟信号分别接入clk1及clk2输出引脚;反之则将cixh与clk讥时钟信号分别 接入clk1及clk2输出引脚。数据选通的判别信号由板卡输入的10 mhz时钟与 clkh

19、2通过计数器方式鉴频自动获得。clk1及clk2输出的2路时钟信号经过异或 运算后形成吋钟信号clk3,此吋clk3将根据不同的输入，产生4种不同状态的 输出信号，如图6所示。clk3状态1 oclk3状态2 0clk3状态3 0clk3状态4 0图6异或运算输出信号状态示意图下载原图如图6所示，若2片da不同步工作，cix占clkm频率范围为19355 mhz,则 clk3为状态1形式的输出信号;若2片da不同步工作，clk与cl©频率范围为 355710 mhz,则clk3为状态2或状态3形式的输出信号;若2片da同步工作，实 际屮cl心与clk讨由于传输路径时延差等原因，会存在

20、一定的相位误差，则2路 信号异或会产生高频毛刺，即clk3为状态4形式的输出信号。由图6分析可知，在双da不同步工作时，clk3时钟信号的占空比可能为25/75%, 这已经达到了 pll工作的下限。当该信号接入pll后，pll将不能长时间稳定工 作，pi丄输出lock锁定指示信号将不能输岀稳定的高电平;相反，若da同步工 作后，由于clk3屮存在高频毛刺的干扰，pll输出lock锁定指示信号将不能输 出稳定的低电平。所以pll3输岀的lock锁定指示信号需要经过低通滤波等处理, 并最终产牛稳定的指示信号locke将lock1信号接入da自动复位单元，当da不同步工作后，该单元自动产牛da 复位

21、脉冲，直到da同步工作。4板卡验证测试及分析通过xilinx ise软件编写高速基带信号处理板卡验证程序，验证原理框图如7 所示。ch i pscope10 mhzvi0da自动复位a1 ：0b1 (11 :0c1 ：0：0a2(11 :0b2 ：0c2(门：0d2(11 :0ck4 0ick4 chreset图7板卡验证原理下载原图如图7所示，采用pn序列作为测试数据源，数据源通过串并变换及qpsk符号映 射，然后通过多相结构的4倍采样成形滤波器，形成2组并行的采样输岀数据， 将2组数据分别送入2片da,产生i/q两路基带信号。将i/q两路基带信号分 别接入高速示波器通道1及通道2o通过使用

22、ise软件自带的vi0单元，由chip scope软件在线配置，动态开启或关闭da同步电路功能。部分测试截图如图8、 图9和图10所不。ifiiiiiimn i ullltitkilc me amllllllllll卜 sil mv-u4g1 34 vchiwfrm201&-12 2g 3:15:061却 i rs/ovpot: -12.mre tnoorrjija： cd.jc f cmlvt t.3h mvpv>； 2.? <lv 沖u vfjq n7/di> cti：oclri n： ofp<x: -n " cicvt" q vsv.

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24、弓tv” 七加mv-eo mv;sd; 200 mv/div cm： dc 1m£!su ± | ia on nb叱 mlos: -d.flchlwfm：340 <rf/|5d: 200 mwdiv jcpi: dc 1mc 寸dec: sa | " off 险w:附1-i 34 v-t 64 vl8n$16 os-kns12ns8 ns冋le horizontal trigger vertical math cursor meas masks search analysis display tutorials图1 0 da同步工作吋t/q输岀信号眼图 下载

25、原图图8为高速基带信号处理板卡实物图，通过该板块，完成对双da同步电路试验 验证。当高速基带信号处理板卡加电后，若关闭双da同步电路功能，则1/q两 路基带信号可能形成如图9所示的信号状态。此时观察i/q两路基带信号眼图可 知，2路信号相位差约90° ,即2路da工作在异步状态。若此时开启双da同步 电路功能，i/q两路基带信号相位将调整为一致状态，如图10所示，即此吋2 片da工作在同步状态。在1 0002 500 mhz范围内改变da采样时钟频率，并通 过反复通断板卡电源重复以上实验。双da同步电路皆可以稳定工作。5结束语本文提出了一种双da同步技术，并使用该技术设计并实现了一种

26、高速基带信号 处理板卡。其屮da同步电路完全由fpga实现，简化了硬件设计，并提高了硬件 可靠性。同时，由于本方案采用检测待测信号占空比的方法检测双da工作状态, 降低了外围电路对检测信号信息提取的干扰，提高了 da同步电路工作的准确性 和可靠性。此外，目前主流fpga中都集成有异或单元、pll单元及计数器等单 元，这就増加了该电路的可移植性。参考文献1 窦宇洋卫星通信中的高速数传调制技术研究d.长沙：国防科学技术大学， 2003:7-10.2 胡俊杰卫星数据传输高速调制器关键技术硏究d 北京：中国科学院研究牛 院(空间科学与应用研究中心),2011:3-4.3 蔡星辉基于fpga的高速多进制

27、调制与解调技术的研究d.北京:北京邮电 大学，2014.4 刘泽华，王华正交调制过程的误差分析j现代电子技术，2004(20) : 78-80.5 liu g m, lou y, gao m g, et al. a method of synchroniation between high - speed dac chipsclst in ter neiti onal conference on infonneiti on science and engineering, 2009:451-4536 liu g m, lou y, gao m g.design and implementation of an untr-ahigh dual-channel dac module based on cpcicradar conferenee 2009 iet tnternational, 2009:1-4.7 e2v corp, ts86101g2b 4:1 10-bits 1.2 gsps muxdac, 2009:1-28 bhatt1 r, denneau m, draper j. duty cycle measurement