sopc考试复习

1、1、nios 的基本组成1. 由 32 个 32 位通用寄存器r0-r31组成的寄存器组； 2. 支持算数、关系、逻辑、移位和循环操作的算数逻辑单元；3. 支持用户自定义定制指令的定制指令逻辑接口；4. 一个简单的、非向量异常控制器；5. 支持 32 个外部硬件中断的中断控制器；6. 分开的指令总线和数据总线； 7. 指令和数据缓冲存储器；8. 指令和数据紧耦合存储器接口；调试模块。2、nios 的特点1） nios处理器采用流水线技术、单指令流的32 位通用 risc处理器2） 提供全 32 位的指令集、数据总线和地址总线3） 提供 32 个通用寄存器4） 提供 32 个外部中断源5） 提供

2、结果为 32 位的单指令 32*32 乘除法6） 提供专用指令计算结果为64 位和 128 位的乘法7） 可以定制单精度浮点计算指令8） 单指令桶形移位寄存器9） 对各种片内外设的访问及与片外外设和存储器的接口10）硬件辅助的调试模块，在ide环境下，可完成开始、停止、断点、单步执行、指令跟踪等基本调试和高级调试功能11）基于 gnu c/c+ 工具集和 eclipse ide的软件开发环境12）altera 公司的 signaltap 逻辑分析仪，实现对指令、数据、fpga 设计中的逻辑信号进行实时分析13）所有 niso 处理器均兼容的指令系统14）高达 218dmips 的性能3、什么是

3、 sopc 英文全称是什么列举3 种构成 sopc的方案system on programmable chip ，可编程的片上系统。是altera公司提出来的一种灵活、高效的 soc 解决方案。 sopc 将处理器、存储器、 i/o 、lvds 、cdr 等系统设计需要的功能模块集成到一个可编程器件上，构成一个可编程的片上系统。现今sopc 可以认为是基于 fpga 解决方案的 soc 。方案：基于 fpga 嵌入 ip 硬核的 sopc 系统；基于 fpga 嵌入 ip 软核的 sopc 系统；基于 hardcopy技术的 sopc 系统4、nios 的三种操作模式管理模式 ：除了不能访问与

4、调试有关的寄存器(bt 、ba 和 bstatus) 外，无其它访问限制。一般系统代码运行在管理模式下，应用程序代码可在管理模式下正常运行。当处理器运行在管理模式下， u位是 0。处理器复位后立即进入管理模式。用户模式 ：是管理模式功能访问的一个受限子集，它不能访问控制寄存器和一些通用寄存器（ et 、bt 、ea、ba，访问他们会产生一个异常） 。应用代码在用户模式与管理模式下均能正常运行。用户模式为管理多任务os提供更高的可靠性，系统代码把控制权交给应用代码前，可以选择切换到用户模式。调试模式 ：拥有最大的访问权限，可以无限制地访问所有的功能模块，u 位为零。系统代码和应用代码在调试模式下

5、不能运行。调试模式(u=0)管理模式(u=0)断点reset bret异常 bret模式之间的切换 ：处理器复位后即进入管理模式（u为 0） ，执行 eret （异常返回指令，把estatus寄存器的内容复制到status寄存器，之后跳转到ea 寄存器所指地址处）指令后，切换到用户模式（复位后第一次进入用户模式必须对estatus和 ea 寄存器进行正确的设置，并执行一条 eret 指令） 。当某种异常出现时，处理器重新进入管理模式，异常将清除u位。只有在执行断点指令或jtag调试模块通过硬件强制产生一个断电之后，处理器才进入调试模式。当从调试模式退出时，处理器恢复进入调试模式以前的状态。5、

6、nios 的异常分类nios 的异常包括： 硬件中断 和软件异常 。软件异常可分为 软件陷阱异常 、未定义指令异常和其他异常 。硬件中断： status中 pie 位为 1，中断请求 irqn 有效， ienable寄存器相应位为 1，硬件才能产生中断。软件陷阱：当执行程序中的trap 指令时，产生软件陷阱异常。未定义指令异常：当处理器执行未定义指令时（不是硬件实现的有效指令）产生未定义指令异常。异常处理判断哪个指令产生异常，如果指令不能通过硬件执行，可以在一个异常服务程序中通过软件方式执行。其他异常：其它异常类型是为将来系统扩展准备的。中断处理流程：（1）把 status寄存器内容复制到es

7、tatus寄存器中，保存当前处理器状态；（2）清除 status寄存器的 u位为 0，强制处理器进入超级用户状态；（3）清除 status寄存器的 pie 位为 0，禁止所有的硬件中断；（4）把异常返回地址写入ea寄存器 (r29) ；（5）跳转到异常处理地址。异常处理优先级：硬件中断软件陷阱 未定义指令 其它异常6、nios 的内核类型nios ii/f (快速)：性能最高，但占用的逻辑资源最多。nios ii/e (经济)：占用的逻辑资源最少，但性能最低。nios ii/s (标准)：平衡的性能和尺寸。 niosii/s内核比第一代的nios cpu更快，占用的资源更少。7、掌握 aval

8、on 从端口的信号，分析基本的从端口的读写时序从端口传输常用的信号：信号 、writedata信号 、read、write 信号 、writebyteenable信号信号 、reset 、clk 、waitrequest信号：信号类型宽度方向必需功能及使用描述基本信号类型clk1innoavalon 从端口的同步时钟，所有的信号必须与clk 同步，异步外设可以忽略clk 信号。chipselect1innoavalon 从端口的片选信号，片选有效时才接受一次传输，无效时忽略传输周期。address132inno连接 avalon 交换架构和从端口的地址线， 指定了从外设地址空间的一个字的地址偏

9、移。可以访问一个字，从每个地址访问一个完整的数据单元（其位数取决于与 readdata 、writedata宽度） 。read1inno读从端口的请求信号。当从端口不输出数据时不使用该信号。若使用了该信号，则必须使用readdata或data 信号。readdata（注）11024outno读传输时，输出到 avalon 交换架构的数据线。若使用了该信号，则 data 信号不能使用。write1inno写从端口的请求信号。 当从端口不从 avalon 交换架构接收数据，不需要该信号。若使用了该信号，必须使用 writedata或 data 信号， writebyteenable信号不能使用。w

10、ritedata（注）11024inno写传输时，来自 avalon 交换架构的数据线。若使用了该信号， data 信号不能使用。byteenable2, 4, 6, 8,16, 32, 64,128inno字节使能信号。在对宽度大于8 位的存储器进行写传输时，该信号用于选择特定的字节段。若使用了该信号，writedata信号页必须使用， writebyteenable信号不能使用。writebyteenable2, 4, 6, 8,16, 32, 64,128inno相当于 byteenable 信号和 write信号的逻辑与操作。若使用了该信号， writedata信号必须使用， writ

11、e 和byteenable 信号不能使用。begintransfer1inno在每次传输的第一个周期内有效，使用用法取决于具体的外设。其它信号irq1，32inno中断请求信号。如果 irq 信号是一个 32位的矢量信号，那么它的每一位直接对应一个从端口上的中断信号，它与中断优先级没有任何的联系；如果irq是一个单比特信号，那么它是所有从外设的irq 信号的逻辑或，中断优先级由 irqnumber 信号确定。irqnumber6inno只有在 irq信号为单比特信号时，才使用irqnumber信号来确定外设的中断优先级。irqnumber 的值越小，所代表的中断优先级越高。reset1inno

12、全局复位信号。实现跟外设相关。resetrequest1outno允许外设将整个 avalon 系统复位。复位操作立即执行。注：如果从端口使用动态地址对齐，信号宽度必须是2 的幂如果从端口同时使用readdata 和 writedata信号，这两个信号的宽度必须相等如果从端口使用动态地址对齐，信号宽度必须是2 的幂。从端口的基本读传输：从端口的基本写传输：主端口信号：信号类型信号宽度方向必需功能及使用描述基本clk1inyesavalon 主端口的同步时钟，所有的信号必须与clk同步。信号类型waitrequest1inyes迫使主端口等待，直到avalon 交换架构准备好处理传输。addre

13、ss132outyes从 avalon 主端口到 avalon 交换架构的地址线。该信号表示的是一个字节的地址，但主端口只发出字边界的地址。read1outno主端口的读请求信号。 主端口不执行读传输时不需要该信号。如果使用了该信号， readdata 或 data 信号线必须使用。readdata8, 16, 32, 64, 128, 256, 512, 1024inno读传输时，来自avalon 交换架构的数据线。当主端口不执行读传输时，不需要该信号。如果使用了该信号，read 信号必须使用， data 信号不能使用。write1outno主端口的写请求信号。不执行写传输时不需要该信号。如

14、果使用该信号， writedata或 data 信号必须使用。writedata8, 16, 32, 64,128, 256, 512,1024outno写传输时，到avalon 交换架构的数据线。当主端口不执行写传输时，不需要该信号。如果使用了该信号，write信号必须使用， data 信号不能使用。byteenable2, 4, 6, 8, 16, 32, 64, 128outno字节使能信号。 在对宽度大于 8 位的存储器进行写传输时，该信号用于选择特定的字节段。读传输时，主端口必须置所有的byteenable 信号线有效。其它信号irq1，32inno中断请求信号，如果irq 信号是一

15、个 32 位的矢量信号，那么它的每一位直接对应一个从端口上的中断信号，它与中断优先级没有任何的联系；如果irq 是一个单比特信号， 那么它是所有从外设的irq 信号的逻辑或，中断优先级由irqnumber 信号确定。irqnumber6inno只有在 irq 信号为单比特信号时，才使用irqnumber信号来确定外设的中断优先级。 irqnumber 的值越小，所代表的中断优先级越高。reset1inno全局复位信号。实现跟外设相关。resetrequest1outno允许外设将整个avalon 系统复位。复位操作立即执行。注：如果主端口同时使用readdata 和 writedata信号，两

16、个信号的宽度必须相等。avalon 从端口没有任何信号是必须的avalon 主端口必须有三个信号：clk 、address、waitrequest前面所述的 avalon 信号类型都是高电平有效的， avalon 接口规范也提供低电平有效的信号类型，在相应的信号类型名后添加”_n”表示。8、avalon 总线的特点1）简单性：易于理解、易于使用。2）占用资源少：减少对fpga 片内资源的占用。3）高性能： avalon 总线可以在每一个总线时钟周期完成一次数据传输。4）专用的地址总线、数据总线和控制总线：简化avalon 总线模块和片上逻辑之间的接口， avalon 外设不需要识别数据和地址周

17、期。5）强数据宽度支持能力：支持高达1024位的数据宽度，支持不是2 的偶数幂的数据宽度。6）支持同步操作：所有avalon 外设的接口与avalon 交换架构的时钟同步， 不需要复杂的握手 / 应答机制，简化了avalon 接口的时序行为，便于集成高速外设。7）支持动态地址对齐： avalon 总线可以处理具有不同数据宽度的外设间的数据传输，其自动地址对齐功能将自动解决数据宽度不匹配的问题。8）开放性： avalon 总线规范是一个开放的标准，用户可以在未经授权的情况下使用avalon 总线接口自定义外设。9、ip 核分为软核、硬核和固核，解释其含义软核（soft ip core）以 hdl

18、文本形式提交给用户，它已经过rtl级设计优化和功能验证，但其中不含任何具体的物理信息。固核（firm ip core ）介于软核和硬核之间，除了完成软核所有的设计外，还完成了门级电路综合和时序仿真等设计环节。硬核（hard ip core ）基于半导体工艺的物理设计， 已有固定的拓扑布局和具体工艺， 并已通过工艺验证，具有可保证的性能。10、pio核四个寄存器是什么，解释其含义。当基地址为0 x10 时，其四个寄存器的地址分别为多少分析边沿捕获寄存器的数四个寄存器地址分别为：0 x10、0 x14、0 x18、0 x1c。 （错位连接）编程范例：int g;static void handle_button_interrupts(void* context, alt_u32 id)11、 timer 核的计数模式status状态寄存器：control控制寄存器periodh、periodl 为定时