数字滤波器设计译文

1、 重庆大学本科学生毕业设计（论文）附件 附件C：译文指导教师评定成绩(五级制)：指导教师签字：附件C：译文 基于FPGA的数字滤波器设计 Chi-Jui Chou, Satish Mohanakrishnan, Joseph B. EvansTelecommunications& Information Sciences LaboratoryDepartment of Electrical & Computer EngineeringUniversity of KansasLawrence, KS 66045-2228摘要数字滤波算法被广泛应用在通用数字信号处理器中来实现音频应

2、用，或者应用在专用的数字滤波芯片中以及利用在专用集成电路（(ASICs）中实现高效率。本文介绍了一种基于现场可编程门阵列（FPGA）来实现数字滤波器的方法。基于FPGA方法的优点在于数字滤波器的实现，与传统的DSP芯片相比，拥有更高的采样率，与中等批量应用的ASIC相比成本更低，与其他方法相比，更具有灵活性。由于目前许多FPGA架构在系统可编程，如果需求，器件的配置可以改变来实现不同的功能。我们的例子说明FPGA的方法是灵活多变的，提供性能媲美或优于传统方法。1.介绍最常用的实现数字滤波算法是在通用的数字信号处理芯片中实现音频应用，或应用在专用的数字滤波芯片以及利用在专用集成电路（ASIC）实

3、现高效率9，14。本文介绍了一种基于实施现场可编程数字滤波算法门阵列（FPGA）的方法。FPGA技术的近来发展，已经使这些设备能实现传统保留在ASIC中的各种应用FPGA非常适合于数据通路的设计，如所提及的数字滤波的应用。 新型可编程逻辑器件的密集型可以这样描述，一个不普通的算术运算比如所提及的数字滤波运算在一个很简单的单元中。基于FPGA方法的优点在于数字滤波器的实现，与传统的DSP芯片相比，拥有更高的采样率，与中等批量应用的ASIC相比成本更低，与其他替代方法相比，更具有灵活性。特别是，多个乘法累加（MAC）单元在单个FPGA上可以实现的，对比通用架构单一MAC单元，性能相当。此外，由于目

4、前许多FPGA架构在系统可编程，器件的配置可以改变来实现可选择的滤波运算，比如格形滤器和基于梯度的自适应滤波器，或完全不同的功能。 2.背景数字滤波器的定制实现研究都集中在使用不同的VLSI技术的执行。这些滤波器的架构已很大程度上取决于目标应用程序的特定实现。如今几个广泛使用的数字信号处理器有德州仪器TMS320数字信号处理器，摩托罗拉56000和ADI公司的ADSP-2100系列，实现高效率的音频滤波处理。这些器件是非常灵活的，但性能上有缺陷。采样频率大于100 MH的高性能滤波设计，可以利用CMOS3, 4, 6, 8, 9, 14, 17, 19, 20, 21 和BiCMOS 8, 2

5、0, 22 技术来实现并且使用从全定制技术到传统技术出厂配置门阵列的方法。这些努力成果促进了特定应用领域的高性能滤波器设计的发展。定制VLSI技术存在几个潜在的缺点，但它确实保证最佳的性能和效率，对于特定的应用程序的一个特定的设计目的。最明显的问题是这种定制技术缺乏灵活性。定制器件通常只适合某个特定的应用程序，并不能容易地重新配置即使在同一领域的其他应用。定制VLSI技术还存在另一个问题是缺乏适应性，一旦器件是在某系统使用。典型的定制技术不允许器件的功能在系统上进行修改比如故障维护。虽然这些问题在深谋远虑下可以克服，但在性能上的代价，实现的复杂度以及额外的设计时间是问题的解决不是那么灵活。缺乏

6、灵活性阻碍了某些特殊算法在高性能实时系统上进行有效的评估。只有大批量应用或者极为关键的少批量应用才能平衡完整定制方案的开发费用。存在很多算法使用通用处理器不能实现，并且在全定制的方案中不存在共通的地方。这些算法不能通过传统的方法进行评估，从而限制了创新。现场可编程门阵列（FPGA），可以缓解定制方法的一些问题。FPGA是可编程逻辑器件，与传统的定制门阵列有明显类似。虽然有各式各样的FPGA实现方法，但存在一些些比较普及流行的方法，它们都涉及任意可编程逻辑阵列块以及用于互连阵列块可配置布线资源。许多最流行的FPGA在系统可编程的，通过简单的重新编程，可以修改器件操作。FPGA的可编程性也有很多限

7、制。特别是，FPGA的密集度只能达到完整模块合理复杂度的水平。器件架构的约束性也导致FPGA有所缺陷，比如逻辑块中的逻辑单元制约性和阵列中的线路延迟。这些困难都可以通过周密设计来克服。由于集成电路的制造技术日益发展，FPGA高密度和高速度的趋势也将愈发明显。许多FPGA系列都是基于存储技术，这方面的发展也必然带来FPGA的发展。这也是FPGA在某些具有挑战性的应用领域的沿用变得可能。FPGA非常适合定点数字信号处理算法。FPGA相比于DSP的优势在于FPGA的可重配置性所带来的附加灵活性。除了低成本实现高性能系统，由于集成电路制造延迟消除，FPGA的设计测试周期也相当短。考虑到不可预见的要求，

8、这种新方法还可以进行调整。相比于DSP，FPGA的缺陷在于FPGA架构带来的密集度和布线限制性。另外逻辑门单元的数目和运算单元的数目也是有限的。阵列中的模块互连也存在一定的延迟。FPGA的限制性促使数字滤波算法必须通过某种媒介采用低复杂度的高性能架构2。高效的滤波算法设计和FPGA的应用是有必要充分利用新技术的优势。在这方面，Xilinx的XC4000系列FPGA被用来实现各种数字滤波算法并且性能可观。Xilinx XC4000是由一系列可配置逻辑块（CLB）组成。其中每一个CLB具有多个输入（F1-F4，G1-G4）和输出（X，Y，XQ，YQ）。每个CLB同时包含随机逻辑和同步元件。此外除了

9、具有通用的逻辑功能，每个CLB还可以实现特殊的快速进位加法运算。该XC4000系列拥有局部和全局布线资源。局部资源允许极低延迟互连相同的邻域内的CLB，以及通过开关矩阵的扩展连接。全局资源允许宽间隔点阵列中的低延迟信号的布线。专门应用程序的速度是高度依赖于Xilinx的FPGA布线。XC4000系列包括部从8*8 CLB阵列到24*24 CLB阵列。所有这些器件都在系统可编程。许多低功耗版本也是可用的。 3.乘法累加单元一些作者1，11，12，13已证实了乘法累加（MAC）操作作为内核的各种数字信号处理算法。很多实现MAC的方法都是可行的7，10。这项工作将侧重于使用阵列方法实现乘法和使用脉冲

10、进位的方法实现加法，但其他方法也同样适用于FPGA领域。一个MAC单元的结构，如图1中示出。 本节中介绍的MAC单元由一个8*8阵列乘法器和一个16位累加器。这些字节大小，影响着数据精度，是由FPGA的密集度决定的。若每片的MAC数目减少，字节较长是可能的。FPGA的高密集度发展将会给设计者带来设计空间，并且上述影响也不为大。 图1 MAC单元的结构3.1乘法器的实现 一位部分乘法运算使用一个CLB单元。2输入与门进行一位部分乘法运算，但其他电路必须整合在一起才能完成完整的运算。8*8的乘法器一般情况下使用64个CLB单元。基本的单元结构如图2所示。 图2 乘法器的基本单元结构每个单元被配置为

11、一个全加器（除A型单元）。该全加法器接受先前操作的和和进位输入和输入xi 和ai逻辑与门结果，如图2中所示。全加器产生的和和进位输出被送到CLB单元中，如图3所示。该乘法器执行二进制补码表示的有符号数的乘法运算。图3中的小圆圈代表负的输入输出，这些位必须是减去而不是加上。最左边的纵行阵列单元仅仅代表两个输入的与门。如果两个输入中有一个是负的，结果也就必须是负的。常规的1位全加器其三个输入两个输出都是正的。根据输入输出的正负可以将全加器分为四种类型，如7中讨论。四种类型的全加器如图4所示。图3 组合阵列乘法器框图0类型呢3类型全加器布尔表达式如下：1类型和2类型的表达式如下：0类型和3类型全加器

12、具有相同的逻辑表达式，与常规的一位全加器相同（0类型）。3类型全加器可以通过0类型的输入输出取反得到，反之亦然。1类型和2类型全加器存在同样的关系。图4 四种类型的全加器3.2加法器的实现XC4000系列中，每个CLB拥有可以激活配置的高速进位逻辑功能。2个4位输入函数发生器可以配置位一个内置隐含进位的2位全加器，并能扩展到任何长度。在MAC单元中的16位加法器使用专用的进位逻辑，需要9个CLB单元。中间的14位使用7个CLB，最高位和最低位各用一个。在每个CLB中，G函数和F函数分别实现低位和高位。显然，使用G函数实现最低位，使用F函数实现最高位。对于CLB中的最低位，两个输入值分配在G1和

13、G4管脚。进位输入信号分配在F1管脚，通过G进位逻辑，在COUT管脚上输出。最低位的F函数没有使用而是用于其它目的。对于中间的CLB被配置成使用F和G函数实现的两位全加器A+B，其中,低位A和B输入分配在F1和F4管脚高,位A和B输入分配在G1和G4管脚。进位信号通过CIN管脚输入，通过F和G进位逻辑，输出在COUNT管脚。对于最高位来说，两个输入值分配在F1和F2管脚，进位信号经CIN引脚引入，通过F进位逻辑，在COUT管脚上输出。最高位的F函数发生器用来进位信号的输出，或者计算二进制补码。使用内置进位逻辑的缺陷在于进位输出（COUT）引脚只能连接到上方或下方的CLB进位（CIN）的引脚。因

14、此加法器的快速进位逻辑只能配置在阵列的纵向。专用的进位电路大大提高了加法器的工作效率和性能。传统方法在提高性能方面，比如进位的产生和传输，都作用不大，甚至是在16位层次上。并且，长字节会带来边缘效应。然而前文所提的全加器，仅有20.5ns的组合延迟。3.3乘法累加单元的实现乘法器的8位有效输出接入全加器的地位输入。该全加器的8位输入是有符号的并且加上先前级制补码加法的输出。MAC单元可以在乘法器和累加器之间使用流水线寄存器，来提高吞吐量。CLB中的触发器被用作流水线寄存器，因此不需要额外的CLB单元。XC4000系列中单个MAC单元布局如图5所示。图5 XC4000系列中单个MAC单元布局8*

15、8的乘法器和16位加法器的MAC单元的性能是由乘法器的速率决定的。乘法器的最高延迟一般为100ns。因此该MAC单元时钟频率还是能超过10MHz。虽然这限制了MAC单元在各种系统配置中的使用，但是充分使用横向阵列来对关键通路信号的布局，频率能大大提高。在XC4000系列中实现MAC需要73个CLB单元。 4.数字滤波器4.1滤波器结构N节FIR滤波器转移函数如下：这种结构可以通过多种方式实现，比如典型结构，流水线结构和倒置结构，如图6所示。图6 FIR滤波器多种实现形式4.2高性能滤波器在FPGA上的实现图6的滤波器结构很容易达到高采样率，甚至在高阶滤波器上也可以。这可能是因为吞吐量依赖于流水

16、线而不是非常依靠滤波器节数。事实上乘法器占用了大块区域，因此更高阶次的滤波器的实现变得不切实际。如2中阐述，在FPGA实现相当节数的高性能滤波器可以通过近似滤波器的系数为两个2的次方数的和或者差的方法。数字滤波器通过有限的2的次方数简化，所以只需要少量的移位器和加法器。15, 16中提出了很多最弱化由于这这些限制导致频率响应恶化的影响。这中优化系数的方法对于大多数应用都是很好的。4.3中等性能滤波器在FPGA上的实现当芯片的大小有限时，算术资源共享需要牺牲速率。图7所示的结果很是算术资源的共享。这是一个带有四个乘法器和一个加法器链。输入和相应的滤波器系数被送到MAC单元，如图7所示。随着流水线

17、寄存器的插入，时钟频率得到提高。乘法器的延迟大于加法器的，因此时钟频率主要有乘法器的延迟决定。MAC单元有四个乘法器，用它们的延时总和来计算时钟周期。因此4节滤波器的采样率可以等于时钟频率，8节滤波器的采样率是时钟频率的一半。一般，若有M个乘法器，延时为Ts，则N节滤波器的最大采样率f如下公式：图7中所示的基于多输入的MAC单元的方法可以实现一般性能的任意节数滤波器。Xilinx XC4010中MAC单元的位置如图8所示。4个乘法器布置在20*20阵列的四个对角以此来减少输入管脚的延时。乘法器的输入成直角，如前面所释，阵列如此布局，可以最小化板子的线路延时。为了便于理解，乘法器输出的最高位（M

18、），中间位（I），和最低有效位（L）标记如图。这四个加法器垂直排列，在XC4000系列中利用专用的进位逻辑。该芯片的大小限制了乘法器的数目为4。4列CLB单元分配给加法器。三个中间的加法器的位数分别为16、16和17位。这些加法器器布局在两列中如图8所示。这使得完整的两列可以支持大于70位的加法器，并为大多数应用提供足够的中间字节保护。运算单元之间的布线不是很关键，因为乘法器的延时为100ns，加法器的延时为22.5ns（对于16位加法器来说），若除去时钟频率的影响，允许加法器的延时可以多达75ns。10MHz的时钟频率可以通过全局时钟缓冲器用在流水线寄存器中。芯片需要额外的支持输入乘法器同步

19、。加法器分配完后，还留下几个CLB单元可以用来其他器件的接口逻辑。MAC单元有四个乘法器，延时为100ns，则N节滤波器的采样率为40/NMHz，在此N为4。若为32节滤波器，则采样率为1.25MHz。 5.IIR滤波器乘法累加单元的实现表明大型的FPGA支持相当字节大小的和比较高采样率的二阶II滤波器。利用FPGA的可重配置，设计可实现更高的密度和速度。5.1IIR滤波器的结构N阶IIR滤波器转移函数如下： 图7 使用MAC实现FIR滤波器图8 Xilinx XC4010系列FPGA四个乘法器的MAC单元布局如18中所提，一些可以实现的结构有直接I型和直接II型。为了减少寄存器的通路延迟，本

20、文的实现方式如图9所示。这种实现方式，比如直接II型，通过流水线寄存区级联自回归（AR）滤波器和滑动平均（MA）滤波器。延时元器件可以布置在两个个加法器和一个乘法器路径中，或者在一个乘法器和至多一个加法器中。这种简单布线方式更能最小化线路延迟。图9 IIR滤波器改进型典型结构5.2通用IIR滤波器在FPGA上的实现 通用乘法器的二阶IIR滤波器可以把系数当做芯片的外界输入，并且通过级联或并联实现更高阶IIR滤波器。XC4013系列支持通用高采样率的二阶IIR滤波器的设计。转移函数分母首项可以根据定点系数的位数进行缩放。这就意味着在流水线之前要放置缩放模块。移位器可以实现分频，而不会增加面积和延

21、时，原因在于通过量化系数的离散优化使系数最接近2的次方。该方法中，乘法器和加法器各有8位和16位输入。乘法器的16位输出输入到加法器中，加法器输出的高八位反馈输入到乘法器中。在滤波器自回归部分的两个加法器是通过两个专用进位逻辑加法器的级联，如图9所示。加法器的总延时为23ns(2.5+20.5)，接近于单个专用进位逻辑加法器延时。因此，两个加法器逻辑通路延时并不是很关键，而主要在于加法器和乘法器的通路延时，除非通过周密布局来避免。芯片布局如图10所示。通过周密布局来减少延迟。在24*24的CLB阵列中，三个8*8乘法器在顶部，其他两个在下面。a2和b2乘法器布置不是很关键，因为在它们的逻辑通路

22、中没有加法器。加法器垂直布置，是为了充分利用专用进位逻辑。通过3位移位输入移位器实现缩放模块（S）。移位器有两种，第一种实现0、1、2、4次移位，需要8个CLB，第二种实现0和3次移位，需要4个CLB。逻辑通路的最大延迟不多于145ns。因此在XC4013系列大多数产品中使用这种实现方法，可以设计中取样率7MHz，具有适当字节数的通用二阶IIR滤波器。图10 IIR滤波器改进型典型结构在XC4013上的布局5.3专用IIR滤波器在FPGA上的实现 当阵列被配置，专用IIR滤波器存在“硬件”系数编程。在二级制乘法中，若乘数某位为1，那么结果是被乘数移位后的数值，若乘数为0，那么结果为0。0部分不

23、需要计算并且乘法器阵列中的行加法器可以去除，达到了了高密集度设计。下文将阐述在XC4013系列上利用这种方法实现两个专用二阶IIR滤波器。 为了评价单片FPGA上专用二阶滤波器的实用性，通过在Xilinx XC4013上级联两个二阶滤波器形成典型的低通IIR滤波器。由于系数具有很小比特数，乘法可以通过移位和加法实现。因此，对于以下滤波器：第一个二阶需要12列，第二个需要11列。这是在一个简单的XC4013芯片实现的。关键元器件的布局如图11所示。图11 XC4013系列上实现两个专用二阶IIR滤波器的布局N位输入的加法是由进过N-1步专用进位逻辑（DC）加法或减法。虚线表示水平长行，阴影三角形

24、代表移位器。寄存器模块被阴影化。缩放模块和乘法运算可以复用移位器。负系数处理利用进位减法器；其输入上有小圆圈。加法运算和大量移位运算需要消耗大量线路资源。在每步中，存在空列来提供额外的线路资源。鉴于上述原因，如图10所示，一个二阶滤波器布置在顶部，虽然XC4013的24列能满足这两个二阶滤波器的需求，但实际上用了23个。加法器的22位输出的高14位反馈输入到移位和加法模块中。 该方法的采样率超过10MHz。 很多定点滤波器的设计都使用这种方法来鉴定性能。在所有案例中，在单片FPGA中实现两个IIR滤波器是切实有效的。 6.流水线MAC单元乘法器的延迟对最大采样率有很大限制。阵列乘法器可以配置为

25、流水线的操作模式，单个乘法器操作可以重叠。在这种模式下，最后一排的乘法器阵列中的进位传输延时可以最小化，其决定了流水线的吞吐量。这种方法能达到极高速度的实现5。在XC4000系列的FPGA上，随着更有效的流水线，MAC单元的采样率可达100MHz，因此可以实现高采样率滤波器。流水线MAC单元可以实现FIR和IIR滤波器，以及其他可以容忍流水线延迟的信号处理算法。6.1流水线MAC单元的结构结构如图12所示。这些基本元件与非流水线的MAC相同，除了那些包含流水线寄存器的单元。寄存器需要输送乘数和被乘数到目标处，并且传输已产生的结果位，其过程与新的结果位产生是并行。图12 流水线MAC单元结构对于

26、N*N位的乘法器，N行流水线寄存器连接的半加器代替进位传输加法器。这意味着仅在一个位置的进位传输需要任何两个连续的行。时钟频率只取决于乘法器单元。如果要实现多节滤波器，加法器需要累加从先前的输出得到反馈的结果。通过立即引入一组对角下方的全加器，把它们的输出反馈到寄存器，如此位级的流水线MAC单元就形成了。如图12所示，4*4的乘法器，6位累加器，其乘法器输出高六位反馈到累加器的输入，虚线对角线表示进位保存的地方。由于4个低四位被丢弃，虚方框表示的延迟元件不需要。所需数量的累加器和乘法器确定后，输出必须配以时钟，累加器需进行复位。使用流水线MAC单元很容易实现FIR滤波器。根据基本时钟，滤波器的

27、系数和相应延迟输入被同步输送到乘法器。N节滤波器完成一个输出的计算需要N+1个时钟周期。6.2FPGA实现与非流水线MAC单元不同，流水线MAC单元线路延时是很关键的。这是因为流水线寄存器在获得时钟后需要3ns稳定输出，然后传送，最后在下一个CLB又有4.5ns延迟。因此至少有7.5ns的延迟，除非适当处理。从边缘上的导电金属化区到直接输入存在3.0ns延时，同时系数输送到元件中也存在延迟。一些CLB单元被用来当作边缘上的导电金属化区和单元之间的寄存器。因此，这些延迟会降低时钟速率。在XC4010上已能实现8*8位乘法器和12位加法器的MAC单元。CLB中的流水线寄存器用在加法器中。乘数和被乘

28、数的位分布也是延时的主要来源。用来存放被乘数和乘数位的寄存器必须穿插在每行乘法器CLB之间，以此减少延迟。最后的结果是在对角全加器上计算的。因此这些全加器中的寄存器是在累加周期末进行复位的。由于位级流水线，这些寄存器必须在进位保存最后一阶段一开始就复位。逐个寄存器通过判定复位输入和一组斜寄存器进行复位。但是8ns的复位延迟还是无法避免的。充分利用XC4000系列的复用能力能解决这个问题，当清零信号有效时，对角单元的输出被强制为零。通过周密布局，最大线路延迟可保持在4.6ns内，最差位12.1ns。因此，可以达到超过80 MHz的时钟频率。XC4010 FPGA的流水线MAC布局如图13中所示，

29、这表明，两个这样的MAC单元可以容纳在一个XC4013上。 图13 在XC4010上流水线MAC单元布局 7.总结 本文描述一种基于现场可编程们阵列（FPGA）实现数字滤波算法的方法。通用DSP实现方式不能达到合适的采样率。ASIC方法缺少灵活性，对于有些应用，不是经济有效的。本文所述在FPGA实现的FIR和IIR滤波器是很灵活的，而且性能相当，或优于传统的方法。由于这项技术的可编程性，本文的案例可以扩展到多种其他高性能FIR和IIR滤波器实现。 文献1 P. R. Cappello, editor. VLSI Signal Processing. IEEE Press,1984.2 J. B

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