第二章计算机的逻辑部件

1、1第二章计算机的逻辑部件22.1三种基本逻辑操作及布尔代数的基本公式三种基本逻辑操作及布尔代数的基本公式 布尔代数有三种基本逻辑操作布尔代数有三种基本逻辑操作“与与”（逻辑乘）、（逻辑乘）、“或或”（逻辑加）、（逻辑加）、“非非”（求反）。逻辑含义如（求反）。逻辑含义如下：下： “与与”逻辑操作：当且仅当逻辑操作：当且仅当X、Y均为均为“1”时，其逻时，其逻辑乘辑乘XY才为才为“1”，否则为，否则为“0”。 “或或”逻辑操作：只要逻辑操作：只要X、Y任一为任一为“1”时，其逻辑时，其逻辑加加X+Y即为即为“1”，否则为，否则为“0”。 “非非”逻辑操作：只要逻辑操作：只要X为为“1”时，时，

2、即为即为“0”， X为为“0”时，时， 即为即为“1” 。 布尔代数是以命题为对象，包含三种基本逻辑操作布尔代数是以命题为对象，包含三种基本逻辑操作的完整的代数学，它可以对命题进行运算，而运算的完整的代数学，它可以对命题进行运算，而运算的基本依据是基本公式和规则：的基本依据是基本公式和规则：XX3基本公式基本公式 基本公式基本公式 （这些公式也叫布尔恒等式）（这些公式也叫布尔恒等式）(1)基本公式基本公式10; 01 0 A=0 1 +A=1 1A =A 0 +A=A 0-10-1律律AAA AAA 重叠律重叠律1AA 0AA 互补律互补律交换律交换律A+B=B+AA B=B AA (B C)

3、=(A B) C结合律结合律A+(B+C)=(A+B)+C=(A+C)+B分配律分配律A(B+C)=A B+A C普通代数不适用!A+B C=(A+B)(A+C)4基本公式基本公式 基本公式基本公式一一. .原变量的吸收：原变量的吸收：证明：证明：A+AB=A(1+B)=A1=A二二. .反变量的吸收：反变量的吸收：BABAA BAABABAA BA)AA(BA 证明：证明：A+AB=A吸收率吸收率BABAA BABAA)(A)BA(A ABAAB 5基本公式基本公式 基本公式基本公式A)BA(A 证明：证明：AABAABA.A)BA(A 五五. .混合变量的吸收：混合变量的吸收：CAABBC

4、CAAB 证明：证明：BC)AA(CAABBCCAAB 1吸收吸收CAABBCAABCCAAB 6 推论：推论：CAABBCDCAAB 公式公式反演规则反演规则：BAB.A 摩根定理摩根定理B.ABA AA 还原律还原律对任意一个逻辑式对任意一个逻辑式Y Y，若将其中所有的，若将其中所有的 “.”.”换换成成“+”+”，“+”+”换成换成“.”.”，0 0换成换成1 1，1 1换成换成0 0，原变量换成反变量，反变量换成原变量，则得原变量换成反变量，反变量换成原变量，则得到的结果就是到的结果就是Y Y的反函数的反函数Y Y 。显然显然，德德. .摩根定理是反演定理的特例。摩根定理是反演定理的特

5、例。7公式公式六六.ABAABAABA ；证明：证明：BABAAA)BA(AABA ABAABAAABAAABA)(8举例举例用真值表证明：用真值表证明：A+B A+B C=(A+B)(A+C) C=(A+B)(A+C)A B C0 0 0 0 0 10 1 00 1 11 0 01 0 11 1 01 1 1(A+B)(A+C)A+B C 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 192.2逻辑函数的化简逻辑函数的化简 2.2.22.2.2卡诺图化简法卡诺图化简法: : 最小项最小项: :由由全部变量全部变量或其或其反变量反变量形成的形成的逻辑乘逻辑乘积项积项称为最小项称为

6、最小项. .对对n n个变量，共有个变量，共有2 2n n个最小项。个最小项。 卡诺图书写规则卡诺图书写规则：两：两相邻小格相邻小格之间只能有一之间只能有一个变量是相反的，而其余变量都是相同的。个变量是相反的，而其余变量都是相同的。为简单起见，往往把周边变量的原码用为简单起见，往往把周边变量的原码用“1 1”表示、反码用表示、反码用“0 0”表示。小格中的数字对应表示。小格中的数字对应的是的是最小项最小项的取值。（图的取值。（图2.12.1中以中以A A为最低为最低位）。任何一个函数都可展开为若干个最小位）。任何一个函数都可展开为若干个最小项之和，因此，项之和，因此，可用卡诺图表示任意一个逻可

7、用卡诺图表示任意一个逻辑函数辑函数。10卡诺图卡诺图 将将n n个输入变量的全部最小项用小方块阵个输入变量的全部最小项用小方块阵列图表示，并且使具有逻辑相邻性的最小项列图表示，并且使具有逻辑相邻性的最小项在几何位置上也相临的排列起来，所得到的在几何位置上也相临的排列起来，所得到的阵列图就是阵列图就是n n变量的变量的卡诺图卡诺图。ABm0m1m2m30101两变量卡诺图两变量卡诺图A三变量卡诺图三变量卡诺图BC0001111001m0m3m2 m4 m5m6m1m711卡诺图卡诺图 四变量卡诺图四变量卡诺图ABCD000111100001m0m1m3m2m4m5m6m12m14m8m9m101

8、110四变量卡诺图四变量卡诺图m7m11m13m1512卡诺图卡诺图 四四. . 用卡诺图表示逻辑函数用卡诺图表示逻辑函数例例 : :用卡诺图表示逻辑函数用卡诺图表示逻辑函数BAACDDBADCBAY 解：解： 首先将首先将Y Y化为最小项之和的形式化为最小项之和的形式CD)BB(AD)CC(BADCBAY )DD)(CC(BAmmmmmmm 化出四变量的卡诺图，在对应于函数式中各化出四变量的卡诺图，在对应于函数式中各最小项的位置上填入最小项的位置上填入1 1，其余位置上填入，其余位置上填入0 0，就，就得到如下图所示的得到如下图所示的Y Y的卡诺图。的卡诺图。13卡

9、诺图卡诺mmmmmmmYCDAB0001111000010100100 0100 01 10111 11111014卡诺图卡诺图例例 : :已知逻辑函数的卡诺图如下图所示，试写已知逻辑函数的卡诺图如下图所示，试写出该函数的逻辑式。出该函数的逻辑式。CBAABCCBACBAY BC0001111001001 1 0011解：解：A15卡诺图卡诺图二二. . 卡诺图化简的步骤卡诺图化简的步骤 1. 1. 将函数化为将函数化为最小项之和最小项之和的形式的形式 2.2.画出表示该逻辑函数的画出表示该逻辑函数的卡诺图卡诺图 3.3.找出可以找出可以合并的最小项合并的最小项 4.

10、4.各最小项可以各最小项可以重复重复使用。使用。 5 .5 .选取化简后的乘积项。选取的原则是：选取化简后的乘积项。选取的原则是：所用的乘积项数目最少。所用的乘积项数目最少。每个乘积项包含的因子最少每个乘积项包含的因子最少16卡诺图卡诺图 例例: : 用卡诺图法将下式化简为最简与用卡诺图法将下式化简为最简与- -或函数式或函数式CBCBCACAY 解：方案一解：方案一 ABC00011110010111110 01CACBBAY17卡诺图卡诺图 方案二：方案二： BACBCAYABC00011110010111110 0118卡诺图卡诺图 例例: :用卡诺图法将下式化为最简与用卡诺图法将下式化

11、为最简与- -或逻辑式或逻辑式DCACBADCDCAABDABCY 解：方案一解：方案一 （圈最小项）（圈最小项） CDAB00011001100 0111 11 11111 111110D0001 11 10ADAY 19习题习题 1、用卡诺图化简下列函数、用卡诺图化简下列函数F=AC+AB+BCD+BC+CDF=AB+AC+AC+BC202.3逻辑门的实现逻辑门的实现 任何复杂的逻辑运算都可通过基本逻辑操作任何复杂的逻辑运算都可通过基本逻辑操作“与与”、 “或或”、 “非非”来实现。实现这三来实现。实现这三种基本逻辑操作的电路是三种基本逻辑门电路：种基本逻辑操作的电路是三种基本逻辑门电路：

12、 “与与”门、门、 “或或”门、门、 “非非”门（反相门）。门（反相门）。把这三种基本逻辑门串联组合，可形成实现把这三种基本逻辑门串联组合，可形成实现“与非与非”、 “或非或非”、 “与或非与或非”、 “异异或或”、 “同或同或”功能的与非门、或非门、与功能的与非门、或非门、与或非门、或非门、异或门、同或门异或门、同或门（异或非门）。（异或非门）。 （门电路的图形符号见课本（门电路的图形符号见课本P18）212.4计算机中常用的组合逻辑电路计算机中常用的组合逻辑电路 如果逻辑电路的输出状态仅和当时的输入状态如果逻辑电路的输出状态仅和当时的输入状态有关，而与过去的输入状态无关，称这种逻辑有关，而

13、与过去的输入状态无关，称这种逻辑电路为电路为组合逻辑电路组合逻辑电路。常见的组合逻辑电路有。常见的组合逻辑电路有加法器、算术逻辑单元、译码器、数据选择器加法器、算术逻辑单元、译码器、数据选择器等。等。 2.4.1加法器加法器 加法器是计算机基本运算部件之一。加法器是计算机基本运算部件之一。 不考虑进位输入不考虑进位输入时，两数码时，两数码Xn，Yn相加称为相加称为半加器半加器。半加器可用。半加器可用反相门反相门及与及与或非门或非门来实现，来实现，也可用也可用异或门异或门来实现。来实现。22加法器加法器 半加和半加和Hn的表达式如下：的表达式如下：nnnnnnnYXYXYXHXn YnHn0 0

14、1 00 11 10 1 1 0功能表功能表逻辑图见课本逻辑图见课本P1923加法器加法器 Xn，Yn及及Cn-1相加称相加称全加全加,其表达式、功能表、其表达式、功能表、逻辑图见逻辑图见课本课本P19。 将将n个全加器相连可得个全加器相连可得n位加法器位加法器，但其加法，但其加法时间较长。这是因为其位间时间较长。这是因为其位间进位进位是是串行传送串行传送的，的，本位全加和本位全加和Fi必须等低位进位必须等低位进位Ci-1来到后来到后才能进行，加法时间与才能进行，加法时间与位数位数有关。只有改变有关。只有改变进位逐位传送的路径，才能提高加法器工作进位逐位传送的路径，才能提高加法器工作速度。解决

15、办法之一是采用速度。解决办法之一是采用“超前进位产生超前进位产生电路电路”来同时形成各位进位，从而实现快速来同时形成各位进位，从而实现快速加法。我们称这种加法器为加法。我们称这种加法器为超前进位加法器超前进位加法器。24加法器加法器 超前进位产生电路是根据各位进位形成条件来超前进位产生电路是根据各位进位形成条件来实现的。有两个条件均可形成实现的。有两个条件均可形成C1： （1）X1，Y1均为均为“1” （2）X1，Y1任一个为任一个为“1”，且进位，且进位C0为为“1” 可得可得C1的表达式为：的表达式为： C1=X1Y1+（X1+Y1）C0 我们引入我们引入进位传递函数进位传递函数Pi和和进

16、位产生函数进位产生函数Gi的的概念。将它们定义为：概念。将它们定义为：Pi=Xi+YiGi=XiYi25加法器加法器 Pi的意义是：当的意义是：当Xi、Yi中有一个为中有一个为“1”时，若时，若有进位输入，则本位向有进位输入，则本位向高位传送进位高位传送进位，这个进，这个进位可看成是位可看成是低位进位低位进位越过越过本位本位直接向直接向高位传递高位传递的。的。Gi的意义是：当的意义是：当Xi、Yi均为均为“1”时，不管时，不管有无有无进位输入进位输入，定会产生向，定会产生向高位的进位高位的进位。 将将Pi、 Gi代入代入C1C4式，便可得到式，便可得到C1C4的表的表达式。达式。26算术逻辑单

17、元算术逻辑单元 算术逻辑单元简称算术逻辑单元简称ALU，是一种功能较强的，是一种功能较强的组合逻辑电路组合逻辑电路。它能进行多种。它能进行多种算术运算算术运算和和逻辑逻辑运算运算。ALU的基本逻辑结构是超前进位加法的基本逻辑结构是超前进位加法器，它是通过改变加法器的器，它是通过改变加法器的Gi和和Pi来获得多种来获得多种运算能力的。运算能力的。272.4.3译码器译码器 译码器译码器有有n个输入变量，个输入变量，2n（或少于（或少于2n个）输个）输出，每个输出对应于出，每个输出对应于n个输入变量的一个个输入变量的一个最小最小项项。当输入为某个组合时，对应的。当输入为某个组合时，对应的仅有一个仅

18、有一个输输出为出为“0”（或为（或为“1” ），其余输出均为），其余输出均为“1”（或为（或为“0” ）。译码器的用途是把）。译码器的用途是把输入代码输入代码译成相应的控制电位译成相应的控制电位，以实现代码所要求的操，以实现代码所要求的操作。作。 译码器中常设置译码器中常设置“使能使能”控制端控制端 ，当该端，当该端为为“1”时，译码器功能被禁止，此时所有输出时，译码器功能被禁止，此时所有输出均为均为“1”。使能端的一个主要功能是用来。使能端的一个主要功能是用来扩充扩充输入变量数输入变量数。见课本图。见课本图2.14是用两片三输入八是用两片三输入八输出译码器扩展成一个四输入十六输出译码器输出译

19、码器扩展成一个四输入十六输出译码器的实例的实例.E28二输入四输出译码器二输入四输出译码器1234ABCD4321DCBAT itleN um berR evisionSizeA 4D ate:8-M ar-2002 Sheet of File:E :lyf罗 protelM yD esign1.ddbD raw n B y:ABY 0Y 1Y 2Y 3二输入四输出译码器二输入四输出译码器E29四输入译码器四输入译码器 图图2.14是用两片三输入八输出译码器扩展成一是用两片三输入八输出译码器扩展成一个四输入十六输出译码器的实例。图中，输入个四输入十六输出译码器的实例。图中，输入D用于选片（从两

20、片译码器中选出一片）；当用于选片（从两片译码器中选出一片）；当D=0时，片时，片II禁止，输出禁止，输出Y8Y15均为均为“1”，而，而片片I工作，输出工作，输出Y0Y7中中有一为有一为“0”（由输入（由输入A，B，C决定）；当决定）；当D=1时，片时，片I禁止，输出禁止，输出Y0Y7 均为均为“1”，而片，而片II工作，输出工作，输出Y8Y15中中有一为有一为“0”。 从而实现四输入十六输出译码。从而实现四输入十六输出译码。302.4.4数据选择器数据选择器 从很多数字信号中将任何一个需要的信号挑选出来。从很多数字信号中将任何一个需要的信号挑选出来。A0A1D3D2D1D0W控制信号控制信号

21、输入信号输出信号数据选择数据选择器类似一器类似一个个多投开多投开关关。选择。选择哪一路信哪一路信号由相应号由相应的一组控的一组控制信号控制信号控制。制。312.4.4数据选择器数据选择器 数据选择器又称数据选择器又称多路开关多路开关，它是以，它是以“与或与或”门门或或“与或非与或非”门为主的电路。它能在选择信号门为主的电路。它能在选择信号的作用下，从的作用下，从多个输入通道多个输入通道中选择中选择某一个通道某一个通道的数据作为输出。图的数据作为输出。图2.15是是“双四通道选一双四通道选一”数据选择器的逻辑图和功能表。其中数据选择器的逻辑图和功能表。其中S0,S1是通是通道选择信号，道选择信号

22、， 是使能端，是使能端，D0D3是输入数据，是输入数据，输出输出Y的表达式为：的表达式为：EY=(S0S1D0+S0S1D1+S0S1D2+S0S1D3)E使能使能E的作用和译码器中的的作用和译码器中的E相似，可用它来相似，可用它来扩展扩展选择器的通道数。选择器的通道数。322.5时序逻辑电路时序逻辑电路 如果逻辑电路的输出状态不但和当时的如果逻辑电路的输出状态不但和当时的输入状态输入状态有关，有关，而且还与电路在此而且还与电路在此以前的输入状态有关以前的输入状态有关，称这种电路为，称这种电路为时序逻辑电路时序逻辑电路。时序电路内必须要。时序电路内必须要有能存储信息的记忆有能存储信息的记忆元件

23、元件触发器触发器。触发器触发器是构成时序电路的是构成时序电路的基础基础。 2.5.1触发器种类很多。按时钟控制方式来分，有触发器种类很多。按时钟控制方式来分，有电位触电位触发发、边沿触发边沿触发、主主-从触发从触发等方式。按功能划分，有等方式。按功能划分，有R-S型型、D型型、J-K型型等功能。同一功能触发器可以由不同等功能。同一功能触发器可以由不同触发方式来实现。触发方式来实现。 1 1、电位触发方式触发器、电位触发方式触发器 当触发器的当触发器的同步控制信号同步控制信号E为约定为约定“1”或或“0”电平时，电平时，触发器接受输入数据，此时输入数据触发器接受输入数据，此时输入数据D的任何变化

24、都会的任何变化都会在输出在输出Q端得到反映；当端得到反映；当E为非约定电平时，触发器状为非约定电平时，触发器状态保持不变。鉴于它接受信息的条件是态保持不变。鉴于它接受信息的条件是E出现约定的逻出现约定的逻辑电平辑电平，故称它为，故称它为电位触发方式触发器电位触发方式触发器，简称，简称电位触发电位触发器器33电位触发方式触发器电位触发方式触发器 图图2.16（见课本（见课本P27）给出了被称为锁存触发）给出了被称为锁存触发器（又称锁存器）的电位触发器的逻辑图。由器（又称锁存器）的电位触发器的逻辑图。由E控制控制D和和 能否进入触发器；当能否进入触发器；当E=1，D和和 进入基本触发器，此时进入基

25、本触发器，此时Q=D, = ;当当E=0 ，D和和 被封锁，触发器状态保持，以被封锁，触发器状态保持，以E的的“1”电平撤除前电平撤除前D的最终电平约定的最终电平约定E=0期间期间Q的状的状态。态。 电位触发器具有结构简单的优点。在计算机中电位触发器具有结构简单的优点。在计算机中常用它来组成常用它来组成暂存器暂存器。 E=1时，时，Q=D(即即Q随随D变而变变而变)DDDQD34边沿触发方式触发器边沿触发方式触发器 具有下列特点的触发器称为具有下列特点的触发器称为边沿触发方式触边沿触发方式触发器发器，简称，简称边沿触发器边沿触发器。触发器接收的是时触发器接收的是时钟脉冲钟脉冲CPCP的某一约定

26、跳变（正跳变或负跳变）的某一约定跳变（正跳变或负跳变）来到时的输入数据。来到时的输入数据。在在CP=1CP=1及及CP=0CP=0期间以及期间以及CPCP非约定跳变到来时，触发器不接收数据。非约定跳变到来时，触发器不接收数据。 常用的正边沿触发器是常用的正边沿触发器是D D触发器，（见课本触发器，（见课本P28P28图图2.172.17）。）。35边沿触发方式触发器边沿触发方式触发器 边沿触发器和电位触发器的区别：边沿触发器和电位触发器的区别： 电位触发器在电位触发器在E=1E=1期间来到的数据会立刻被接期间来到的数据会立刻被接收。但对收。但对正边沿触发器正边沿触发器，在，在CP=1CP=1期

27、间来到的期间来到的数据，必须数据，必须“延迟延迟”到该到该CP=1CP=1过后的下一个过后的下一个CPCP正边沿正边沿来到时才被接收。因此边沿触发器来到时才被接收。因此边沿触发器又称又称延迟型触发器延迟型触发器。36边沿触发方式触发器边沿触发方式触发器 边沿触发器在边沿触发器在CP正跳变（对正边沿触发器）以外期正跳变（对正边沿触发器）以外期间出现在间出现在D端的数据变化和干扰不会被接收，因此有端的数据变化和干扰不会被接收，因此有很强的很强的抗数据端干扰抗数据端干扰的能力而被广泛应用，它除用的能力而被广泛应用，它除用来组成来组成寄存器寄存器外，还可用来组成外，还可用来组成计数器计数器和和移位寄存

28、移位寄存器器等。等。 而电位触发器，只要而电位触发器，只要E为约定电平，数据来到后就可为约定电平，数据来到后就可立即被接收，它不需像边沿触发器那样保持到约定立即被接收，它不需像边沿触发器那样保持到约定控制信号跳变来到才被接收。控制信号跳变来到才被接收。 在在CP的的上升沿上升沿(RD=1、SD=1)，Q=D(即即Q随随D变而变变而变)37主主-从触发器从触发器 主主-从触发器基本上是由两个电位触发器从触发器基本上是由两个电位触发器级联级联而成的，而成的，接收输入数据接收输入数据的是的是主触发器主触发器，接收主触发器输出接收主触发器输出的的是是从触发器从触发器，主、从触发器的同步控制信号是，主、

29、从触发器的同步控制信号是互补互补的（的（CP和和 ）。）。 触发器的原理图及功能表见课本触发器的原理图及功能表见课本P29图图2.18 触发器的输出触发器的输出Q， 分别和接收分别和接收K，J数据的输入门数据的输入门相连。在相连。在CP=1期间期间主触发器接收数据主触发器接收数据；在；在CP负跳变负跳变来到时，从触发器接收主触发器来到时，从触发器接收主触发器最终的状态最终的状态。主从。主从触发器由于有触发器由于有计数计数功能，常用于组成功能，常用于组成计数器计数器。由功。由功能表可得出主能表可得出主-从触发器的功能：从触发器的功能： J=K=0时，时钟时，时钟CP来后，保持。来后，保持。 J=

30、K=1时，时钟时，时钟CP来后，翻转。来后，翻转。 J=K时，时钟时，时钟CP来后，来后，Q随随J变。变。CPQ382.5.2寄存器和移位寄存器寄存器和移位寄存器 寄存器寄存器是计算机的一个重要部件，用于是计算机的一个重要部件，用于暂存数据暂存数据、指令指令等。它由等。它由触发器触发器和一些和一些控制门控制门组成。在寄存器组成。在寄存器中，常用的是中，常用的是正边沿触发正边沿触发D触发器触发器和和锁存器锁存器。 对由正沿触发的对由正沿触发的D触发器组成的四位寄存器。在触发器组成的四位寄存器。在CP正沿正沿作用下，外部数据才能进入寄存器。作用下，外部数据才能进入寄存器。(图图2.21) 有有移位

31、功能移位功能的寄存器称为的寄存器称为移位寄存器移位寄存器。 *见课本见课本P31图图2.22是双向四位移位寄存器。它有是双向四位移位寄存器。它有左移左移、右移右移、并行输入并行输入及及保持保持功能，采用主功能，采用主-从从R-S触发器触发器作作寄存元件寄存元件。每个触发器的。每个触发器的R,S端之间设置一个反相端之间设置一个反相器，使触发器的双端输入变为单端输入。四通道选器，使触发器的双端输入变为单端输入。四通道选一数据选择器根据要求完成的操作来选择输入数据。一数据选择器根据要求完成的操作来选择输入数据。392.5.2寄存器和移位寄存器寄存器和移位寄存器 若寄存器的操作控制信号若寄存器的操作控

32、制信号S0S1为为“10”,左位触左位触发器的状态被选中，电路进行右移操作；若寄发器的状态被选中，电路进行右移操作；若寄存器的操作控制信号存器的操作控制信号S0S1为为“01”,右位触发器右位触发器的状态被选中，电路进行的状态被选中，电路进行左移左移操作；若寄存器操作；若寄存器的操作控制信号的操作控制信号S0S1为为“11”,并行输入数据被并行输入数据被选中，电路执行并行输入操作；若寄存器的操选中，电路执行并行输入操作；若寄存器的操作控制信号作控制信号S0S1为为“00”,在在CP作用下，本位触作用下，本位触发器的状态又被送回发器的状态又被送回本位触发器本位触发器中去，电路状中去，电路状态态保

33、持不变保持不变。402.5.2寄存器和移位寄存器寄存器和移位寄存器 双向四位移位寄存器功能表双向四位移位寄存器功能表功能表功能表功能功能0 1 0 01 1 02 0 11 1 1RD S0 S1 CK置置“0”保持保持右移右移左移左移并行输入并行输入412.5.3计数器计数器 计数器计数器是计算机、数字仪表中常用的一种电路。是计算机、数字仪表中常用的一种电路。计数器按计数器按时钟作用方式时钟作用方式划分：有划分：有同步计数器同步计数器和和异步计数器异步计数器。在。在异步计数器异步计数器中，中，高位触发器高位触发器的的时钟信号是由时钟信号是由低一位触发器的输出低一位触发器的输出来提供的，来提供

34、的，结构简单。结构简单。同步计数器同步计数器中各触发器的时钟信号中各触发器的时钟信号是由是由同一脉冲同一脉冲来提供的，因此，各触发器是同来提供的，因此，各触发器是同时翻转的，它的工作频率比异步计数器时翻转的，它的工作频率比异步计数器高高，但，但结构复杂。计数器按结构复杂。计数器按计数顺序计数顺序来分，有来分，有二进制二进制、十进制十进制两大类。在计算机中较少使用异步计数两大类。在计算机中较少使用异步计数器。下面我们介绍并行输入数据功能的正向同器。下面我们介绍并行输入数据功能的正向同步十进制计数器。步十进制计数器。422.5.3计数器计数器 图图2.23是用主是用主-从从J-K触发器构成的同步十

35、进制触发器构成的同步十进制集成化计数器。同步计数器是采用集成化计数器。同步计数器是采用快速进位快速进位方方式来计数的，式来计数的，触发器触发器及实现快速进位的逻辑电及实现快速进位的逻辑电路是它的核心。各触发器路是它的核心。各触发器J,K表达式为：表达式为：JA=KA=1JB=KB=QAQDJC=KC=QAQBJD=KD=QAQBQC+ QAQD432.5.3计数器计数器LABCDRDCKRC442.5.3计数器计数器 十进制同步计数器十进制同步计数器功能表功能表功功 能能1 1 1 1 0 1 0 1 1 1 0 1 1 0 P T L RD CK计计 数数并行输入数据并行输入数据保保 持持触

36、发器保持，触发器保持，RC=0异步清异步清“0”452.5.3计数器计数器 “预置数预置数”是集成化同步计数器的一个重要功是集成化同步计数器的一个重要功能。一般设置控制端能。一般设置控制端L，用来选择电路是执行，用来选择电路是执行计数计数还是执行还是执行预置数预置数：当：当L=1，执行同步计数执行同步计数； L=0，执行预置数执行预置数。由于。由于J-K触发器数据输入触发器数据输入是双端的，所以要将单端的预置数是双端的，所以要将单端的预置数AD经两级经两级“与非与非”门变成互补信号，再加在门变成互补信号，再加在J-K端。当端。当L=1时，与非门时，与非门411被封锁被封锁，快速进位电路输，快速

37、进位电路输出经出经或门或门1215进入触发器，电路执行进入触发器，电路执行计数计数；当当L=0时，与非门时，与非门411被打开，快速进位被封被打开，快速进位被封锁，电路执行锁，电路执行置数置数。能够方便地。能够方便地扩展位数扩展位数是集是集成化计数器的一个特点。成化计数器的一个特点。462.5.3计数器计数器 计数器扩展应满足以下条件：计数器扩展应满足以下条件： 首先，要有标志计数器已计至最大数的进位输出端首先，要有标志计数器已计至最大数的进位输出端RC，对二进制、十进制计数器，对二进制、十进制计数器，RC分别为：分别为： 二进制计数器：二进制计数器：RC=QAQBQCQD 十进制计数器：十进

38、制计数器： RC=QAQD 其次，计数器应有其次，计数器应有保持保持功能。图功能。图2.23计数器中设置了计数器中设置了“计数允许计数允许”端端P和和T，用来控制计数器快速进位电，用来控制计数器快速进位电路和路和RC形成门；当形成门；当P、T均为均为“1”，快速进位电路才，快速进位电路才能能打开打开，此时，此时若若L=1，则电路处于，则电路处于计数状态计数状态；若；若P=0，T=1，则快速进位电路封锁，电路不能计数，此时若，则快速进位电路封锁，电路不能计数，此时若L=1，预置数也被封锁，又由于，预置数也被封锁，又由于T=1时时RC形成门不封形成门不封锁，所以各触发器状态及锁，所以各触发器状态及

39、RC均保持。有了均保持。有了RC,P,T端，端，就可以方便地对计数器进行扩展。就可以方便地对计数器进行扩展。472.6阵列逻辑电路阵列逻辑电路 “阵列阵列”是指逻辑元件在硅芯片上以是指逻辑元件在硅芯片上以阵列阵列形式排列，形式排列，这种电路具有设计方便、芯片面积小、产品率高、这种电路具有设计方便、芯片面积小、产品率高、用户自编程、减少系统的硬件规模等优点。用户自编程、减少系统的硬件规模等优点。 读读/写存储器写存储器（random access memory,简称简称RAM）是）是一种典型的阵列逻辑电路，它的存储单元排列成阵一种典型的阵列逻辑电路，它的存储单元排列成阵列形式。列形式。RAM在使

40、用时能按给定的单元地址把信息在使用时能按给定的单元地址把信息存入或取出存入或取出。 只读存储器只读存储器（read only memory，简称，简称ROM）也是）也是一类重要的阵列逻辑电路。在计算机中，常常要一类重要的阵列逻辑电路。在计算机中，常常要存存储固定的信息储固定的信息（如监控程序、函数、常数等）。对（如监控程序、函数、常数等）。对于这类存储固定信息的存储器，在使用前把信息存于这类存储固定信息的存储器，在使用前把信息存入其中，使用时读出已存入的信息，而入其中，使用时读出已存入的信息，而不能写入新不能写入新的信息的信息。ROM主要由全译码的主要由全译码的地址译码器地址译码器和和存储单存

41、储单元体元体组成，前者是一种组成，前者是一种“与与”阵列，后者则是阵列，后者则是“或或”阵列，它们都以阵列形式排列。阵列，它们都以阵列形式排列。482.6阵列逻辑电路阵列逻辑电路 存储体中写入的信息是由用户事先决定的，因此是存储体中写入的信息是由用户事先决定的，因此是“用户可编程用户可编程”的，而地址译码器则是的，而地址译码器则是“用户不可用户不可编程编程”的。的。 可编程序逻辑阵列可编程序逻辑阵列（programmable logic array,简称简称PLA）是）是ROM的变种，也可以说是一种新型的的变种，也可以说是一种新型的ROM。它和它和ROM不同之处不同之处是是PLA的与阵列、或阵

42、列都是用的与阵列、或阵列都是用户可编程的户可编程的。PLA在组成控制器、存储固定函数以在组成控制器、存储固定函数以及实现随机逻辑中有广泛的应用。及实现随机逻辑中有广泛的应用。 可编程序阵列逻辑（可编程序阵列逻辑（programmable array logic,简称简称PAL）是）是ROM的变种，。它和的变种，。它和ROM不同之处是不同之处是PAL的的与阵列与阵列是用户可编程的、而是用户可编程的、而或阵列或阵列是用户不可编是用户不可编程的。程的。PLA在计算机中也有广泛的应用。在计算机中也有广泛的应用。492.6阵列逻辑电路阵列逻辑电路 通用阵列逻辑通用阵列逻辑（general array l

43、ogic,简称简称GAL）是一）是一种比种比PAL功能更强的阵列逻辑电路。在它的输出有功能更强的阵列逻辑电路。在它的输出有一个一个逻辑宏单元逻辑宏单元，通过对它的编程，可以获得，通过对它的编程，可以获得多种多种输出形式输出形式，从而使功能大大增强。，从而使功能大大增强。 门阵列门阵列（gate array ,简称简称GA）是一种逻辑功能很强）是一种逻辑功能很强的阵列逻辑电路。在芯片上制作了的阵列逻辑电路。在芯片上制作了排成阵列形式的排成阵列形式的门电路门电路，根据用户需要对门阵列中的门电路进行互，根据用户需要对门阵列中的门电路进行互连设计，在通过集成电路制作工艺来实现互连，以连设计，在通过集成

44、电路制作工艺来实现互连，以实现所需的逻辑功能。实现所需的逻辑功能。 宏单元阵列宏单元阵列（macrocell array ,简称简称MA）是一种比）是一种比GA功能更强、集成度更高的阵列电路，在芯片上排功能更强、集成度更高的阵列电路，在芯片上排列成阵列的除列成阵列的除门电路门电路外还有外还有触发器触发器、加法器加法器、寄存寄存器以及器以及ALU等。等。502.6阵列逻辑电路阵列逻辑电路 可编程门阵列可编程门阵列（programmable gate array ,简简称称PGA）是一种集编程设计灵活和宏单元阵）是一种集编程设计灵活和宏单元阵列于一体的高密度电路。它与列于一体的高密度电路。它与GA

45、、MA的一的一个区别在于：个区别在于：PGA内部按阵列分布的内部按阵列分布的宏单元宏单元块都是用户可编程的块都是用户可编程的。即用户所需逻辑可在软。即用户所需逻辑可在软件支持下，由用户自己装入来实现的，而无须件支持下，由用户自己装入来实现的，而无须集成电路制造工厂介入，并且这种装入是可以集成电路制造工厂介入，并且这种装入是可以修改的，因而其连接十分灵活。修改的，因而其连接十分灵活。 一般把一般把除读除读/写存储器写存储器的阵列逻辑电路统称为的阵列逻辑电路统称为可编程序逻辑器件可编程序逻辑器件（programmable logic devices,简称简称PLD）512.6.1只读存储器（只读存

46、储器（ROM） 存储器是用来存储存储器是用来存储二值二值数字信息的大规模数字信息的大规模集成电路，是进一步完善数字系统功能的重集成电路，是进一步完善数字系统功能的重要部件。它实际上是将大量存储器按一定规要部件。它实际上是将大量存储器按一定规律结合起来的整体，可以被比喻为一个由许律结合起来的整体，可以被比喻为一个由许多房间组成的大旅馆。每个房间有一个号码多房间组成的大旅馆。每个房间有一个号码 （地址码地址码 ），每个房间内有一定内容（一个），每个房间内有一定内容（一个二进制数码，又称为一个二进制数码，又称为一个“字字” ）。每个二）。每个二进制信息称为进制信息称为“位位”。每个。每个“字字”的编

47、号，的编号，称为称为地址码地址码，简称，简称地址地址。522.6.1只读存储器（只读存储器（ROM） 只读存储器只读存储器( ( ROM )ROM ) 只读存储器在工作时其存储内容是只读存储器在工作时其存储内容是固定不变的，因此，固定不变的，因此，只能读出，不能只能读出，不能随时写入随时写入，所以称为，所以称为只读存储器只读存储器。Read Only Memory.固定固定ROMROM可编程可编程ROMROM：PROMPROM可擦写可编程：可擦写可编程：EPROMEPROM532.6.1只读存储器（只读存储器（ROM）ROMROM主要由主要由地址译码器地址译码器和和存储单元体存储单元体组成。组

48、成。地址译码器 存 储 单元体地址输入.字线读出线542.6.1只读存储器（只读存储器（ROM） ROMROM的工作原理如下：地址译码器根据输入的工作原理如下：地址译码器根据输入地地址址选择某条输出（称选择某条输出（称字线字线），由它再去驱动），由它再去驱动该字线的该字线的各位各位线，以便读出字线上个存储器线，以便读出字线上个存储器单元所存储的单元所存储的代码代码。如图。如图2-26a2-26a（见课本（见课本P35P35） ROMROM的地址译码器是的地址译码器是与门与门的组合，它的输出是的组合，它的输出是全部地址输入的全部地址输入的最小项最小项，可以把译码器表示，可以把译码器表示成图成图2

49、.26(b)2.26(b)所示的与阵列。所示的与阵列。55可编程逻辑阵列（可编程逻辑阵列（PLA） 当用户要存入当用户要存入ROM的字数少于的字数少于ROM所能提供所能提供的字数时，的字数时，ROM中便有许多存储单元闲置不中便有许多存储单元闲置不用，从而造成管芯面积的浪费。此外，在用，从而造成管芯面积的浪费。此外，在ROM中，地址和字之间是中，地址和字之间是一一对应一一对应的，对任的，对任何一个给定地址，只能读出一个字。而何一个给定地址，只能读出一个字。而PLA是是一种特殊的只读存储器，它用较少的存储单元一种特殊的只读存储器，它用较少的存储单元就能存储大量的信息就能存储大量的信息。能较好地解决。能较好地解决ROM的的上述缺点。