XilinxFPGA引脚功能详细介绍

1、X i I i nxFPGA引脚功能详细介绍IMB standardization office IMB 5AB-IMBK 08- IMB 2C Xilinx F P G A 引脚功能详细介绍 注：技术交流用，希望对大家有所帮肋。IO_LXXY_#用户IO引脚XX代表某个Bank内唯一的一对引脚，Y=PIN代表对上升沿还是下降沿敏感，# 代表bank号2. IO_LXXY_ZZZ_#多功能引脚ZZZ代表在用户IO的基本上添加一个或多个以下功能。Dn : I/O (在readback期间),在selectMAP或者BPI模式下,D15:0配置为数 据口。在从SelectMAP读反馈期间，如果RD

2、WR_B=1,则这些引脚变成输出口。配 置完成后，这些引脚又作为普通用户引脚。D0_DIN_MISO_MISOl : I,在并口模式(SelectMAP/BPI)下，DO是数据的最低 位，在Bit-serial模式下，DIN是信号数据的输入；在SPI模式下，MISO是主输入或 者从输出；在SPI*2或者SPIM模式下，MISO1是SPI总线的第二位。D1_MISO2, D2_MISO3 : I,在并口模式下，D1和D2是数据总线的低位；在 SPI*4模式下，MISO2和MISO3是SPI总线的MSBsoAn : O, A25:0为BPI模式的地址位。配置完成后，变为用户I/O 口。AWAKE

3、: O,电源保存挂起模式的状态输出引脚。SUSPEND是一个专用引脚， AWAKE是一个多功能引脚。除非SUSPEND模式被使能，AWAKE被用作用户I/O。MOSI_CSI_B_MISOO : I/O,在SPI模式下，主输出或者从输入；在SelectMAP模 式下，CSI.B是一个低电平有效的片选信号；在SPP2或者SPP4的模式下，MISOO 是SPI总线的第一位数据。FCS_B : O, BPIflash 的片选信号。FOE_B : O, BPIflash的输出使能信号FWE_B : O, BPIflash的写使用信号LDC : O, BPI模式配置期间为低电平HDC : O, BPI模

4、式配置期间为高电平CSO.B : O,在并口模式下，工具链片选信号。在SPI模式下，为SPIflsah片选信 号。IRDY1/2.TRDY1/2 : O,在 PCI设计中.以 LogiCOREIP方式使用。DOUT_BUSY ： O,在SelectMAP模式下，BUSY表示设备状态；在位串口模式 下，DOUT提供配置数据流。RDWR_B_VREF : I,在SelectMAP模式下，这是一个低电平有效的写使能信 号；配置完成后，如果需要，RDWR_B可以在BANK2中做为Vref。HSWAPEN : I,在配置之后和配置过程中，低电平使用上拉。INIT.B :双向，开漏，低电平表示配置内存已经

5、被清理；保持低电平，配置被延 迟；在配置过程中，低电平表示配置数据错误已经发生；配置完成后，可以用来指示 POST_CRC 状态。SCPn : I,挂起控制引脚SCP7:0,用于挂起多引脚唤醒特性。CMPMOSI, CMPMISO, CMPCLK : N/A,保留。MO, Ml : I,配置模式选择。M0=并口(0)或者串口(1) , Ml二主机(0)或者 从机(1) OCCLK : I/O,配置时钟，主模式下输出，从模式下输入。USERCCLK : I,主模式下，可行用户配置时钟。GCLK : I,这些引脚连接到全局时钟缓存器，在不需要时钟的时候，这些引脚可 以作为常规用户引脚。VREF_#

6、 : N/A,这些是输入临界电压引脚。当外部的临界电压不必要时，他可以 作为普通引脚。当做作bank内参考电压时，所有的VRcf都必须被接上。3.多功能内存控制引脚M#DQn : I/O, bank#内存控制数据线 D15:0M#LDQS : I/O, bank#内存控制器低数据选通脚M#LDQSN : I/O, bank#中内存控制器低数据选通NM#UDQS : I/O, bank#内存控制器高数据选通脚M#UDQSN : I/O, bank#内存控制器高数据选通NM#An : O, bank#内存控制器地址线A14:0M#BAn : O, bank#内存控制 bank 地址 BA2:0M#

7、LDM : O, bank#内存控制器低位掩码M#UDM : O, bank#内存控制器高位掩码M#CLK : O, bank#内存控制器时钟M#CLKN : O, bank#内存控制器时钟，低电平有效M#CASN : O, bank#内存控制器低电平有效行地址选通M#RASN : O, bank#内存控制器低电平有效列地址选通M#ODT : O, bank#内存控制器外部内存的终端信号控制M#WE : O, bank#内存控制器写使能M#CKE : O, bank#内存控制器时钟使能M#RESET : O, bank#内存控制器复位4专用引脚DONE_2 : I/O, DONE是一个可选的带

8、有内部上拉电阻的双向信号。作为输出， 这个引脚说明配置过程已经完成；作为输入，配置为低电平可以延迟启动。PROGRAM_B_2 : I,低电平异步复位逻辑。这个引脚有一个默认的弱上拉电阻。SUSPEND : I,电源保护挂起模式的高电平有效控制输入引脚。SUSPEND是一个 专用引脚，而AWAKE是一个复用引用。必须通过配置选项使能。如果挂起模式没有 使用，这个引脚接地。TCK : I, JTAG边界扫描时钟。TDI : I, JTAG边界扫描数据输入。TDO：O, JTAG边界扫描数据输出。TMS : I, JTAG边界扫描模式选择5保留引脚NC : N/A,CMPCS_B_2 : I,保留

9、，不接或者连VCCO_26其它GND :VBATT : RAM内存备份电源。一旦VCCAUX应用了，VBATT可以不接；如果KEYRAM没有使用，推荐把VBATT接到VCCAUX或者GND,也可以不接。VCCAUX :辅助电路电源引脚VCCINT :内部核心逻辑电源引脚VCCO_# :输出驱动电源引脚VFS : I, （LX45不可用）编程时，keyEFUSE电源供电引脚。当不编程时，这个 引脚的电压应该限制在GND到；当不使用keyEFUSE时，推荐把该引脚连接到 ¥CCAUX或者GND,悬空也可以。RFUSE : I, （LX45不可用）编程时，keyEFUSE接地引脚。当不编程

10、时或者不 使用keyEFUSE时，推荐把该引脚连接到VCCAUX或者GND,然而，也可以悬空。 引脚MGTAVCC :收发器混合信号电路电源引脚MGTAVTTTX, MGTAVTTRX :发送，接收电路电源引脚MGTAVTTRCAL :电阻校正电路电源引脚MGTAVCCPLLO, MGTAVCCPLL1 :锁相环电源引脚MGTREFCLKO/1P, MGTREFCLK0/1N:差分时钟正负引脚MGTRREF:内部校准终端的精密参考电阻引脚MGTRXP1:O, MGTRXN1:O:差分接收端口MGTTXP1:O, MGTTXN1:O:差分发送端口1 .Spartan-6系列封装概述Spartan

11、-6系列具有低成本、省空间的封装形式，能使用户引脚密度最大化。所 有Spartan-6LX器件之间的引脚分配是兼容的，所有Spartan-6LXT器件之间的引脚 分配是兼容的，但是Spartan-6LX和Spartan-6LXT器件之间的引脚分配是不兼容 的。表格1 Spartan-6系列FPGA封装2.Spartan-6系列引脚分配及功能详述Spartan-6系列有自己的专用引脚，这些引脚是不能作为SelectlO使用的，这些专用引脚包括：专用配置引脚，表格2所示GTP高速串行收发器引脚，表格3所示表格2Spartan-6FPGA专用配置引脚注意：只有 LX75,LX75T,LX100,LX

12、100T丄X150,andLX150T 器件才有 VFS、VBATT、RFUSE 弓 | 脚。表格3Spartan-6器件GTP通道数目注意：LX75T在FG(G)484和CS(G)484中封装4个GTP通道，而在FG(G)676 中封装了 8 个 GTP 通道；LX1OOT 在 FG(G)484 和 CS(G)484 中封装 4 个GTP通道，而在FG(G)676和FG(G)900中封装了 8个GTP通道。如表4,每一种型号、每一种封装的器件的可用IO引脚数目不尽相同，例如对于LX4TQG144器件，它总共有引脚144个，其中可作为单端IO引脚使用的IO 个数为102个，这102个单端引脚可

13、作为51对差分IO使用，另外的32个引脚为电 源或特殊功能如配置引脚。表格4Spartan6系列各型号封装可用的IO资源汇总表格5引脚功能详述引脚名Userl/OPins描述IO_LXXY_#Multi-FunctionPinsInput/OutputIO表示这是一个具有输入输出功能的引脚.XX表示该引脚 在其Bank内的惟一标识，丫表示是差分引脚的P还是N引脚IO_LXXY_ZZZ_#DnInput/Output(duringreadZzz代表该引脚除IO功能之外的其他功能，在SelectMAP/BPI模式中，D0-D15是用于配宜操作的数 据引脚，在从SelectMAP的回读阶段i RDW

14、R B为低电平 时，Dn为输出引脚.在配迓过程结束后，该引脚可作为通用IO 口使用DO DIN MISO Mlback)Input在Bit-serial模式中.DIN是惟一的数据输入引脚：S01在SPI模式中，MISO是主输入从输出引脚：在SPIx2orx4模式中 MIS01是SPI总线的第二根数据D1_MISO2,D2_MISO3Input在SelectMAP/BPI模式中，D1. D2是配辻数据线的低2bit：在SPIX4模式中 MIS02和MIS03是SPI总线的数据线 的高2bitAnOutput在BPI模式中A0-A25是输出地址线，配宜完成后，它们 可作为普通I0使用AWAKEOu

15、tput挂起模式中的状态输出引脚.如果没有使能挂起模式，该引 脚可作为普通I0引脚00MOSI_CSI_B_MISInput/Output在SPI配宜模式中的主输出从输入引脚：在SelectMAP模式中，CSI.B是低有效的片选信号： 在SPIx2orx4模式中.这是最低数据线FCS_BOutput在BPI模式中,BPIflash的片选信号FOE_BOutput在BPI模式中，BPIflash的输出使能FWE_BOutput在BPI模式中，BPIflash写使能LDCOutput在BPI模式中，在配宜阶段LDC保持低电平HDCOutput在BPI模式中，在配宜阶段HDC保持低电平CSO_BOu

16、tput在SelectMAP/BPI模式中.菊花链片选信号：在SPI模式中.是SPI的片选信号：IRDY1/2,Output使用PCI的IPCore时,它们作为IRDY和TRDY信号TRDY1/2DOUT_BUSYOutput在SelectMAP模式中，BUSY表示设备状态：在Bit-serial模式中.DOUT输出数据给菊花链下游的设备RDWR_B_VREFInput在SelectMAP模式中，RDWR B是低有效的写使能信号： 配置完成后,可当做普通I0使用HSWAPENInput当是低电平时.在配習之前将所有I0上拉INIT_BBidirectionaI(opendrain)低电平表示配

17、宜存储器是空的：、被拉低时，配習将被延 时：如果在配宜过程中变低.表示在配过过程中出现了错误：十 配迓结束后，这个引脚表示POST_CRC错误：SCPnInputSCP0-SCP7是挂起控制引脚CMPMOSI,N/A保留为将來使用，可用作普通I0CMPMISO,CMPCLKMO,M1Input配迓模式，M0=0表示并行配宜模式，MOT表示串行配宜 模式：表示主模式，表示从模式CCLKInput/配置时钟，主模式下是输岀时钟.从模式下是输入时钟OutputUSERCCLKInput主模式下可选的的用户输入配迓时钟GCLKVREF_#InputN/A全局时钟引脚，它们可X做普通IO使用参考门限时钟

18、引脚.当不用时可作为普通10使用Multi-FunctionMemoryControllerPinsM#DQ nInput/#Bank的存储控制器数据线OutputM#LDQSInput/#Bank的存储控制器数据使能引脚OutputM#LDQSNInput/#Bank的存储控制器数据使能引脚NOutputM#UDQSInput/#Bank的存储控制器高位数据使能OutputM#UDQSNInput/#Bank的存储控制器高位数据使能NOutputM#AnOutput#Bank的存储控制器地址线A0:14M#BAnOutput#Bank的存储控制器块地址线BA0:2M#LDMOutput#Ba

19、nk的存储控制器低数据屛蔽M#UDMOutput#Bank的存储控制器舟数据屏蔽M#CLKOutput#Bank的存储控制器时钟M#CLKNOutput#Bank的存储控制湍时钟NM#CASNOutput#Bank的存储控制器列地址使能M#RASNOutput#Bank的存储控制器行地址使能M#ODTOutput#Bank的存储控制器终端电阻控制M#WEOutput#Bank的存储控制器写使能M#CKEOutput#Bank的存储控制器时钟使能M#RESETOutput#Bank的存储控制器复位DedicatedPinsDONE_2Input/带可选上拉电阻的双向信号.作为输出，它代表配宜过程

20、的Output完成：作为输入.拉低可用來延迟启动PROGRAM_B_2Input异步复位配習逻辑SUSPENDInput商电平使芯片进入挂起模式TCKInputJTAG边界扫描时钟TDIInputJTAG边界扫描数据输入TDOOutputJTAG边界扫描数据输出TMSInputJTAG边界扫描模式ReservedPinsNCN/A未连接引脚CMPCS_B_2Input保留引脚.不连接或接VCC0_2OtherPinsGNDN/A地VBATTN/A只存在于 LX75,LX75T,LX1OO,LX100T,LX15O 和 LX150T 芯片，解码关键存储器备用电源：若不使用关键存储器.则可将 之连

21、接VCCAUX. GND或者直接不连接VCCAUXN/A辅助电路的供电电源VCCINTN/A内部核逻辑资源VCCO_#N/A#Bank的输出驱动器供电电源VFSInput只存在于 LX75丄X75T丄X100丄X1OOT,LX15O,和 LX150T 芯片：解码器keyEFUSE编程过程使用的供电电源.若不使用关 键熔丝，则将该引脚连接到VCCAUX、GND或者直接不连接RFUSEInput只存在于 LX75丄X75T丄X1OO,LX1OOT丄X150 和 LX150T： 用于编程的解码器keyEFUSE电阻.如果不编程或者不使用 keyEFUSE.则将该引脚连接到VCCAUX. GND或者直

22、接不连 接3.Spartan-6 系列 GTPTransceiver 引脚引脚名方向描述GTPT ransceiverPinsMGTAVCCN/A收发器混合电路供电电源MGTAVUTX,N/ATX、RX电路供电电源MGTAVTTRXMGTAVTTRCALN/A电阻校准电路供电电源MGTAVCCPLL0N/APLL供电电源MGTAVCCPLL1MGTREFCLK0/1PInput正极参考时钟MGTREFCLK0/1NInput负极参考时钟MGTRREFInput内部校准电路的精密参考电阻MGTRXP0:1Input收发器接收端正极MGTRXN0:1Input收发器接收端负极MGTTXP0:1Output收发器发送端正极MGTTXN0:1Ou