数字电路与逻辑设计异步和寄存器PPT课件

1、 N M 的实现方法：的实现方法：采用多片采用多片M进制计数器构成进制计数器构成各芯片可以连接为串行进位方式或并行进位方式各芯片可以连接为串行进位方式或并行进位方式对于扩展为对于扩展为M M的计数器再采用反馈清零或反馈置数进行设的计数器再采用反馈清零或反馈置数进行设计计第2页/共64页中规模计数器的级联 级联后的中规模计数器同样可以通过复位或者预置来改变整个计数器的模值。 有两种基本的做法： a、一种是将级联后的计数器看成是一个整体，直接通过预置或者复位来改变计数模值。 b、另一种是将单片的计数器先通过预置或复位到达一定的模值，级联后的计数器的模值等于被级联计数器模值的乘积。只有级联后计数器的

2、模值可以被分解为几个整数的乘积时，才可以用第二种方法。第3页/共64页3、双时钟、双时钟4位二进制同步可逆计数器位二进制同步可逆计数器 74LS193 集成计数器集成计数器 QA LD C D (A) Q IJ IK Q & 1 1 1 RD1 RD2 QB (B) Q IJ IK Q & & 1 & QC & & (C) Q IJ IK Q 1 & QD & & (D) Q IJ IK Q 1 1 & & 1 & Cr B A & SD OC OB CP+ CP 第4页/共64页 A QA

3、 QB QC QD 74xx193 CP- B C D LD CR CP+ OC OB 减计数减计数110加计数加计数110DCBADCBA0000001QDQCQBQADCBA ACP-CP+LDCR输输 出出预置数据输入预置数据输入时钟时钟预置预置清零清零异步清零：异步清零： 异步预置数：异步预置数： 3、双时钟、双时钟4位二进制同步可逆计数器位二进制同步可逆计数器 74LS193 同步加计数：同步加计数： 同步减计数：同步减计数： CR =1 CR =0, LD=0 CR =0, LD=1,CP+=CR =0, LD=1,CP-=集成计数器集成计数器 0 1 1 1 X X X X 保

4、持第5页/共64页集成计数器集成计数器 CP A QA QB QC QD Cr LD C B D 13 清除 加法计数 减法计数 预置 0 14 15 0 1 2 1 0 15 14 CP+ OB OC 74LS193时序图时序图第6页/共64页 四位二进制可逆计数器四位二进制可逆计数器CT74193CT74193 中规模计数器D A:高位低位CPU ，CPD :双时钟输入R: 异步清除, ,高电平有效LD: 异步预置, ,低电平有效QD QA:高位低位DCBAUCCQQQQCPQ DCBADCBQQQQCPQ（一）逻辑符号加到最大值时产生进位信号QCC=0减到最大值时产生借位信号QDD=0

5、A QA QB QC QD 74xx193 CP- B C D LD CR CP+ OC OB 第7页/共64页4. 异步十进制计数器异步十进制计数器74xx290 S R 1J 1K 1J 1K 1J 1K R R R S 1J 1K & & & QA QA QC QB QD CPA CPB R0(1) R0(2) R9(1) R9(2) （1）74xx290的功能的功能时钟输入端直接直接置置9 9端端直接清零端输出端第8页/共64页异步计数器相关连接异步计数器相关连接 CPA R0（1） QA QB QC QD 74LS290 CPB R0（2） R9（1） R9（

6、2） 时钟时钟输入端输入端直接清零端直接清零端直接置直接置9 9端端 CPA R（1） QA QB QC QD 74LS290 CPB R0（2） R9（1） R9（2） CPA R（1） QA QB QC QD 74LS290 CPB R0（2） R9（1） R9（2） CPA R（1） QA QB QC QD 74LS290 CPB R0（2） R9（1） R9（2） 二进制计数器二进制计数器 五进制计数器五进制计数器 十进制计数器十进制计数器 第9页/共64页 S R 1J 1K 1J 1K 1J 1K R R R S 1J 1K & & & QA QA QC Q

7、B QD CPA CPB R0(1) R0(2) R9(1) R9(2) （1）74LS290的功能的功能二进制计数器二进制计数器 CPA QA 五进制计数器五进制计数器CPB QD QC QB 008421BCD码十进制计数器码十进制计数器CPA QD QC QB QA 第10页/共64页74xx290的功能表计计 数数00计计 数数00计计 数数00计计 数数0010011100000110000011QDQCQBQACPR9(2)R9(1)R0(2)R R0(1)0(1)输输 出出时钟时钟置位输入置位输入复位输入复位输入在计数或清零时，均要求在计数或清零时，均要求R9(1)和和R9(2)

8、中至少一个必须为中至少一个必须为0只有在只有在R0(1)和和R0(2)同时为同时为1时，才能清零时，才能清零第11页/共64页例例 1：采用：采用CT74290 设计M=6计数器方法一：利用R端M=6 M=6 态序表态序表 NQDQCQBQA00 0 0 010 0 0 120 0 1 030 0 1 140 1 0 050 1 0 160 1 1 001100000第12页/共64页例例 2：采用：采用CT74290 设计M=7计数器M=7 M=7 态序表态序表 NQDQCQB QA00 0 0 010 0 0 120 0 1 030 0 1 140 1 0 050 1 0 160 1 1

9、071 0 0 1方法二：利用S 端10010110第13页/共64页例例 3：用：用CT74290 设计M=10计数器M=10 M=10 态序表态序表 NQAQDQC QB00 0 0 010 0 0 120 0 1 030 0 1 140 1 0 051 0 0 061 0 0 171 0 1 081 0 1 191 1 0 0要求：采用5421码计数第14页/共64页三、 寄存器，移位寄存器。 寄存器是一种常用的时序逻辑电路,用来存储多位二进 制代码。这些代码可以是数据，指令，地址或其他信 息。由于一个触发器只能存放一位二进制代码，因此， 用n个触发器和一些起控制作用的门电路，可以组成

10、n位寄存器。 按功能划分，寄存器可分为： 数码寄存器 移位寄存器 1 、 数码寄存器第15页/共64页 1D CI DI存数指令 Q Q1 、 数码寄存器 数码寄存器是能够存放二进制数码的电路。由于 触发器具有记忆功能，因此可以作为数码寄存器 的电路。 下图为由D触发器实现寄存一位数码的寄存单元。 工作原理： 若DI=0， 在存数指令的作用下， Qn+1 =0， 若DI=1， 在存数指令的作用下， Qn+1=1。第16页/共64页 这样，在存数指令的作用下，将输入信号的数码DI存入到D触发器中。 这样寄存器只用来存放数码，一般仅具有接收数码，保持并清除原有数码等功能，电路结构和工作原理都比较简

11、单。一个多位的数码寄存器，可以看作是多个触发器的并行使用。第17页/共64页 2、移位寄存器、移位寄存器 移位寄存器是一个同步时序电路，除具有移位寄存器是一个同步时序电路，除具有存放存放数数 码的功能外，还具有将数码码的功能外，还具有将数码移位移位的功能，即在时钟的功能，即在时钟CP 作用下，能够把寄存器中存放的数码作用下，能够把寄存器中存放的数码依次左移或右移。依次左移或右移。第18页/共64页 下图为由4个D触发器构成的4位左移的移位寄存器 由图可见：Q1n+1=VI， Q2n+1=Q1n Q3n+1=Q2n，Q4n+1=Q3n 1D4 CI 1D4 CI 1D4 CI 1D4 CIQ4Q

12、3Q2Q1输入 VICP 就实现了数码在移存脉冲作用下，向左依位移存。 同理可构成右移位寄存器。10111111001011第19页/共64页 双向寄存器 同时具有左移和右移的功能，是左移还是右移取决于 移存控制信号M。 如图所示 由图可写出各级D触发器的状态转移方程： Q4n+1=AM+MQ3n 其中，A为右移输入数码 Q3n+1=MQ4n+MQ2n B为左移输入数码 Q2n+1=MQ3n+MQ1n Q1n+1=MQ2n+MB 第20页/共64页 当M=1时， Q4n+1=A Q3n+1=Q4n Q2n+1=Q3n Q1n+1=Q2n 因此，在移存脉冲CP作用下，实现右移移位寄存功能。 当M

13、=0时， Q4n+1=Q3n Q3n+1=Q2n Q2n+1=Q1n Q1n+1=B 因此，在移存脉冲CP作用下，实现左移移位寄存功能。第21页/共64页 所以在双向移位寄存器中，我们可通过控制M的取值来完成左右移功能。在上例中， M=1时，完成右移功能； M=0时，完成左移功能。第22页/共64页1. 移位寄存器的逻辑功能：移位寄存器的逻辑功能： 既能寄存数码，又能在时钟脉冲的作用下既能寄存数码，又能在时钟脉冲的作用下使数码向高位或向低位移动使数码向高位或向低位移动移位寄存器移位寄存器按移动方式分按移动方式分单向单向移位寄存器双向双向移位寄存器左左移位寄存器右右移位寄存器2. 移位寄存器的逻

14、辑功能分类移位寄存器的逻辑功能分类第23页/共64页 实现数码串实现数码串并行转换并行转换 通常信息在线路上的传递是串行传送，而终通常信息在线路上的传递是串行传送，而终端的输入或输出往往是并行的，因而需对信号进行端的输入或输出往往是并行的，因而需对信号进行 串串并行转换并行转换或或并并串转换串转换。 移位寄存器的应用并入并出、并入串出、串入并出、串入串出并入并出、并入串出、串入并出、串入串出第24页/共64页移位寄存器的应用移位寄存器的应用并入并出数据寄存并入并出数据寄存并入串出多位数据共信道传输并入串出多位数据共信道传输串入并出共信道传输数据接收串入并出共信道传输数据接收串入串出数字延迟串入

15、串出数字延迟可变长度移位寄存器可变长度移位寄存器第25页/共64页 A 、 串行转换成并行 （5单位信息的串并转换电路） 组成：由两部分: 5位右移移位寄存器, 5个与门组成的并行读出电路. 5单位信息：是由5位二进制数码组成一个信 息的代码。 并行读出脉冲必须在经过5个移存脉冲后出 现，并且和移存脉冲出现的时间错开。第26页/共64页1D CI 1D CI 1D CI 1D CI 1D CI 并行读出指令串行输入移存脉冲CPD5D4D3D2 D1Q1Q2Q3Q4Q511001第27页/共64页分析：假设串行输入的数码为10011（左边先入） 序号 Q1 Q2 Q3 Q4 Q5 0 1 1 2

16、 0 1 3 0 0 1 4 1 0 0 1 5 1 1 0 0 1并行输出 1 1 0 0 1 串并行转换状态表第28页/共64页 波形： 并行输出脉冲移存脉冲Q1Q2Q3Q4Q5110011001第29页/共64页B 并行转换为串行（输入是并行，输出是串行） 组成： 右移移位寄存器和输入电路 分析：由于是D触发器，有Qn+1=D 由于D1=MD11=MD11，D2= 因此在移存脉冲作用下，状态转移方程为： Q1n+1=MD11， Q2n+1=MD12 + Q1n Q3n+1=MD13 + Q2n， Q4n+1=MD14 + Q3n Q5n+1=MD15 + Q4n第30页/共64页 工作时

17、: (1)(1) RD首先清零，使所有触发器置0。 (2)(2)当并行取样脉冲M=1时，在第一个移存脉冲 CP的作用下，输入信号D11D15并行存入 到各级触发器中。 (3)(3)存入以后并行取样脉冲M=0，在移存的脉冲 CP的作用下，实行右移移存功能，从Q5端输 出串行数码。第31页/共64页假设 输入的5位数码为11001（Q1Q5），第二组为10101。5单位数码并串行转换状态转移表 序号序号 Q1 Q2 Q3 Q4 Q5 0 0 0 0 0 0 1 1 1 0 0 1（并入）（并入） 2 0 1 1 0 0串行输出串行输出 3 0 0 1 1 0 4 0 0 0 1 1 5 0 0 0

18、 0 1 6 1 0 1 0 1（并入）（并入）M=1M=1M=0第32页/共64页 波形：RDCP并行取样Q1Q2Q3Q4Q51100100 0111234567891010011第33页/共64页 注：并行取样脉冲注：并行取样脉冲M与与移存脉冲之间有一定的关系。移存脉冲之间有一定的关系。 若输入信号的位数为若输入信号的位数为N位，则由位，则由n级触发器构成移位寄存级触发器构成移位寄存器。器。 移存脉冲频率为移存脉冲频率为 ： fcp=n fm fcp为移存脉冲，为移存脉冲，fm并行取样脉冲频率，并行取样脉冲频率， M的脉冲宽度应比的脉冲宽度应比CP脉冲的宽。脉冲的宽。 移位寄存器用于脉冲节

19、拍延迟。移位寄存器用于脉冲节拍延迟。 输入信号经过输入信号经过n级移位寄存器后才到达输出端，因此级移位寄存器后才到达输出端，因此 输出信号比输入信号延迟了输出信号比输入信号延迟了n个移存脉冲周期，这样个移存脉冲周期，这样 就起到了节拍延迟的作用。延迟周期：就起到了节拍延迟的作用。延迟周期：td=ntcp。 还可构成计数分频电路。还可构成计数分频电路。第34页/共64页3 集成移位寄存器集成移位寄存器 集成集成74LS195 首先看一下首先看一下195 内部电路构成（内部电路构成（189页）页） 及外部端口的作用。及外部端口的作用。 CR为为异步清异步清0端端 J，K为为 串行数据输入端串行数据

20、输入端 D0，D1，D2，D3为为并行数据输入端并行数据输入端。 SH/LD 为为 移位移位/置入控制置入控制 端端 第35页/共64页分析： 根据D触发器的状态方程和激励函数，有Q0n+1=SH/LD D0+SH/LD（JQ0n+KQ0n） Q1n+1=SH/LD D1+SH/LDQ0n Q2n+1=SH/LD D2+SH/LDQ1n Q3n+1=SH/LD D3+SH/LDQ2n 当SH/LD=0时，即置入功能时，有 Q0n+1=D0 Q1n+1=D1第36页/共64页 Q2n+1=D2 Q3n+1=D3 若SH/LD=1，即右移功能时，有 Q0n+1=J Q+K Q0n Q1n+1=Q0

21、n Q2n+1=Q1n Q3n+1=Q2n 74LS195的逻辑符号（书上190图6214）第37页/共64页74LS195的功能表的功能表 第38页/共64页 集成移位寄存器74LS195的应用 a 串行并行转换 下图所示为7位串行-并行转换器第39页/共64页 J K D0 D1 D2 D3SH/LD CR Q0 Q1 Q2 Q3 Q3 J K D0 D1 D2 D3SH/LD CR Q0 Q1 Q2 Q3 Q3 串输入行DI01 Q0 Q1 Q2 Q3 Q4 Q5 Q6 CR CP并行输出第40页/共64页电路结构分析： 串行输入数据DI加到片的J，K和D0端。 片的D1端接0，作为标志

22、码，片其余 的D2，D3接1。 片的串行数据输入端J， K接片的Q3。 片的输入端D0D3均接1。片的Q3输出作 片和片的SH/LD输入。第41页/共64页工作过程： 器件通过CR清0，使所有Q输出均为0， 包括片的Q3=0。由于此时片Q3=0，使片，片的SH/LD 均为0，在第一个CP上升沿到达时，两芯片均 执行并行置入功能，使转换器总输出 “Q0Q6”=“D0 011111”由于片Q3=1，使SH/LD=1，在下一个CP 上升沿到达时，执行右移寄存功能。使串行数 第42页/共64页 数据的D1移入寄存器，使总输出 “D0D6”= “D1D0 01111”。 在CP上升沿作用下，由于片Q3=

23、1，使电路 继续执行右移移位功能，串行输入数据逐个存 入到移位寄存器，直到“Q0Q6”=“D6D0”。 这时标志码0移到了片的Q3，使SH/LD=0， 在下一CP上升沿到达时，执行又一次的并行置入 功能，开始新的一组7位数码的串并开始。第43页/共64页并行串行转换器（书上页）工作过程：在启动脉冲和时钟作用下，执行并行置入功能。片。启动脉冲消失，在作用下，由于标志位的存在，使门输出为，使得，执行右移移位寄存功能。以后在移存脉冲作用，并行输入数据由片的逐位串行输出，同时又不断地将片的串 行输入端，的数据移位寄存到寄存器。第44页/共64页第个时：串出数据 (Q3)第45页/共64页 当第个脉冲到

24、达后，片的 ，片，的 其余 输入端均为，门的输入全为 ，使 。 标志着这一组位并行输入数据转换结 束。同时在下一时钟作用下，执行下一组 位数据的并行置入，进行下一组并行数据的 并串转换。第46页/共64页74LS194的功能表的功能表 0018L00117H10116001015111014D0D1D2D3D0D1D2D31113非上升沿12000001D0D1D2D3右移DSR左移DSLMBMAQ0Q1Q2Q3并行输入时钟脉冲CP串行输入控制信号输 出输 入清零RD序号n2Qn1Qn0Qn3Qn2Qn1Qn3Qn2Qn1Qn3Qn2Qn1Qn0Qn2Qn1Qn0Qn2Qn1Qn0Qn3Q异步

25、清零异步清零 同步置数同步置数低位向高位移动低位向高位移动(右移右移)高位向低位移动高位向低位移动(左移左移)保持保持第47页/共64页 按移存规律构成的任意模值计数分频器称为移存型计数器。常用的移存型计数器有 环形计数器和扭环计数器。用集成移位寄存器实现任意模值 的计数分频第48页/共64页移位寄存器构成的同步移位计数器 1. 环形计数器 环形计数器的特点： 电路简单，N位移位寄存器可以计N个数，实现模N计数器。状态为1的输出端的序号等于计数脉冲的个数，通常不需要译码电路。0Q1QS3D2D1D0D2Q3Q74194SRDCPDSLSRD01111000START3Q00001Q0010Q1

26、Q010021000第49页/共64页1、环形计数器例1 1：用CT1195CT1195构成M=4 M=4 的环形计数器。 态序表态序表 第50页/共64页移位寄存器构成的移位计数器1. 环形计数器3Q00001Q0010Q1Q010021000001101101100100101111110110110111010000011110101第51页/共64页1、 环形计数器1.1.电路除了有效计数循环外，还有五个无效循环；2.2.不能自启动; ;3. 工作时首先在SH/LD加启动信号进行预置.第52页/共64页1、 环形计数器1. 连接方法：将移位寄存器的最后一级输出Q反馈到第一级的、K输入端

27、；2. 判断触发器个数n ：计数器的模为(n为所需移位寄存器的位数)第53页/共64页2扭环形计数器为了增加有效计数状态，扩大计数器的模，可用扭环形计数器。 一般来说，N位移位寄存器可以组成模2N的扭环形计数器，只需将末级输出反相后，接到串行输入端。QD1SR013SQQSSLD74194DRDDCPQ02D1D32010清零101011001001001001011101001101101Q000110001QQ00003011002Q0011111001111111移位寄存器构成的移位计数器第54页/共64页2 、 扭环形计数器例1 1： M=8 M=8 的 扭环形计数器。 态序表态序表 Q0 Q1 Q2 Q 3 0 0 0 0 1 0 0 0 1 1 0 0 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 0 0 0 1移位寄存器构成的移位计数器第55页/