电子设计自动化实验报告

1、湖南工业大学理学院实验名称熟悉quartusii的图形输入法实验地点理学楼210实验时间2016. 10. 16实验成绩、实验目的及任务掌握quartusii的使用方法(1) 熟悉图形输入法(2) 理解编译方法(3) 了解定时仿真二、实验内容与步骤(1) 设讣一个二选一数据选择器、全加法器。(2) 根据图形输入法编译和波形仿真。三、实验电路或者实验源程序 二选一电路图：:lmb2'"'":-tchiinstdijamd2?.40jinstl: ° 一4 unstllf 讥全加器电路图:f6汀.i '' 四、实验结果 二选一结果图:全

2、加器结果图:14.95 ns jjj pointerend:r mdster time bar:to实验名称熟悉quartusii的vhdl语言描述输入法实验地点理学楼210实验时间2016. 10. 23实验成绩一、实验目的及任务(1) vhdl语言描述输入法(2) 理解编译方法(3) 熟悉波形仿真二、实验内容与步骤(1) 设计一个4位并行奇校验发生器(2) 根据vhdl语言描述输入法编译和波形仿真三、实验电路或者实验源程序vhdl程序: library ieee;use ieee.std_logic_l 164.all;entity parityjoop isport (a : in st

3、d_logic_vector(0 to 2);b : in stdjogic; y : out std_logic);end parityjoop;architecture a of pa rityoop is signal s : std_logic_vector(0 to 3);begin process(a) begin s(0)<=b;for i in 0 to 2 loop s(i+l)<=s(i)xor a(i); end loop; yv=s ;end process; end a;电路图：四、实验结果simulation mode： timing愴 master t

4、ime bar:14.95 n$ 打彳 pointer:114 p$ interval:-14.84 n$ start:end:anamevdue fj ps10.0 ns20.0 ns30. 9 ns40里 ns50.0 ns160. 0 ns英14.9514.95 ns,1ipoel au 1od( 2/3x4x5x 6寸1-a0u 0alu 0rl3l订2u 111rya 01u!lj1i"ltiu 0吐/t 实验名称jk触发器的设计实验地点理学楼210实验时间2016. 10.31实验成绩一、实验目的及任务 掌握quartusii的vhdl语言描述输入法(1) 掌握vhdl语

5、言描述输入法(2) 掌握vhdl语言二、实验内容与步骤(1) 设计一个jk触发器(2) 根据vhdl语言描述输入法编译和波形仿真。输入输出prnclrelkjkqqb01xxx1010xxx0100xxxxx11上升沿00不变不变11上升沿010111上升沿101011上升沿11翻转翻转其屮 预置端pm 复位端clr 时钟端elk三、实验电路或者实验源程序源程序：|邑 jk wave.vwfab1234567891011121314151617181920jlibrary ieee;use ieee.std_logic_ll64.all;use ieee.std logic unsigned.

6、all;h entity stk_f lip_f lop ishpore (prnr clrclkjk: in stci_logic;qz qb : buffer stci_logxc); end jk_flip_flop;q arciii-cecture a of ctk flip flop is beginendprocess(prnz clrz elk,kz q) beginif (prn=0 and clr=11> then q<=111; elsif (prn= 1 and clr= 0 ) tlien q<= * 0 1 ;elsif(prn=,1 and clr

7、=11) thenif (elk' event and elk 11 ) tlienq<=(j and (not q)or(not k)and q); end if;end if;qb<=not q;end process;a;四、实验结果实验名称6位双向移位寄存器的设计实验地点理学楼210实验时间2016. 11.03实验成绩一、实验目的及任务 掌握quartusii的vhdl语言描述输入法(1) 掌握vhdl语言描述输入法(2) 掌握vhdl语言(3) 理解if语句进行描述计数器。(4) 设计一个6位双向移位寄存器二、实验内容与步骤(1) 根据vhdl语言描述输入法编译

8、和波形仿真。 端口说明：预置数据输入端：predata 脉冲输入端：elk 移位寄存器输出端：dout 工作模式控制端:ml, m0 左移串行数据输入：dsl 右移串行数据输入(低位向高位)：dsr 寄存器复位端：reset用quartusii软件编译和波形仿真(3) 工作模式控制表：mlm0模式00保持01右移10左移11预加载三、实验电路或者实验源程序 源程序：| "w*| b r ©qister. vwfud rs>r.tt*&*7 e9 io xx x2 x3 x-4 xs xe x*7 xe a.9 20 2x nn n3 2 t 2 s>x

9、工 fc>x3 x v jlww：unu dluuu . n匸c_xoxc_x x *1 . o xxxacr* dllll.cud_xcs_dclc c 1. x =c5 ucu 工 u、r 曰 auqrdnuuh 丄 ngsp>o = ugx le. ds x r unart 工 cn u d_乂 oqdu =口zruddud 二 me n u c± xocyju"vesutoxt ( 5 dowcuoo > ;xn : xn n u d_doudu buu匸ox (丄 dovzcuo o > ; cioviu = ova匕匸ci_z.od五u_

10、"veuuo= « sciowc匸o o > > ;空 cd exeoe 匸 ew=aixunil 匕 eudvixe loeceiw o jt breo丄匸 ex xs k>eoxn四、实验结果前半段k>xooe 0 &buodc3r x 匸 xa n xl x x x dr m 0_c-c10l ( gx r* > :工士 larunuu x > uhuc doxau v " o o o o o o = dnuuonu m ss whu c wwcsr vzhesc wcec wrien ued ooioc: e*n

11、d 九 r tued parouunn;bucc'vu 二o) ” do ”adoviu vdnx & r> = uddud ( s dowcuo x ); adouu vp = e dd 匕 0 < -4 dowcdo o >& ds x ;rr 1 x =adu>ud v=m>xvd3 匸 3 ； ”oo " =acu jl 工： o trie x« = > rival x : intodc(dxl2tz】jli| ； 1 ： ： ： ： 1曰 predata-prtdata(5 -pr«d*t

12、71;4pred“a3 -pr«bat«2 -pr<d«t«l -predat«0沈莎紀0欧；工決1(3 dout -dout(5)-dout【4】-doat-dout-dout1-dout0'x.k t"*vy yy"t丁' 了、丫"*ru"ln_run_rlru"ilttttj"u"u"l_n_tulan后半段none130.0 ns 140.0 ns 150.0 ns 160.0 ns 170.0 ns 180.0 as 190.0 ns

13、 200.0 ns 210.0 ns 220.0 ns 230.0 ns 240 0 ns卜3 pred&ta-predata5)predata4 -predata(3 predat<(2 predatacl -pred«tao驳丨！丨砂】!丨咖！丨jn:tjjjjju:；!iui:i:n!:ii:tj1i:|fi! i:h:i!|1 ；i ii:i inij i nii;i iiti i-dont6) -dout-dout3-dout2 -doutl-dout0实验名称电子钟的vhdl程序设计实验地点 理学楼210实验时间2016. 11. 10实验成绩一、实验目的及

14、任务掌握quartusii的vhdl语言描述输入法(1) 掌握vhdl语言描述输入法(2) 掌握vhdl语言(3) 掌握vhdl语言描述和图形设计的结合(4) 设计一个含时、分、秒的时钟(5) 用quartusii软件编译和波形仿真二、实验内容与步骤(1) 设计电子钟的vhdl程序(2) 根据vhdl语言描述输入法编译和波形仿真。三、实验电路或者实验源程序 源程序：(1) 60进制(分和秒)：裁 mos.vhd|尽1library ieee;2useieee.srd_logic_1164.all;3useieee.std_logic_unsigned.all;a："4s entity

15、 mos isb5sport(resets elk:in std_logic;亓6d:buffwr std logic vector(6 downto0);7c:buffer std logic);8endmos;9s architecture behave of mos is10signal s:std logic vector(1 downto 0);11scoirponenr countslo12sport(resets elk:in std logic;13d:bstd logic vector(3 downto0)；14c:out std_logic);15end component

16、;16hcorr.ponent counts617hport(resets elk:in std_logic;18d:bstd logic vector(6 downto4)；19c:out std logic);20end component;21b egin26726822uo:countslo port map(resets clkfd(3downto0)2(0)；ab23ul:counts6 port map(resets s(0)r d(6downto4)zs(d)；124c<=s(1);125endbehave;(2)十进制vhdl：count$24. vhdcountsl

17、o. vhdts)>67123456789|lxk>rary ieee ;use ieee.sed loaxc 1164.all;use xeee . sc.ci logxc unsxgned . all ;s entity countslo xs=por-die: in s匸d_logic;d : k>x2f f er s匸d_logic_vector* ( 3 down匸o o > ; c : out;sed_logic> ;ioq axcxcecure behave ofcounts io xs loegxn11o process ( resets cl)c

18、>12begin13sif ( resetl= 1 )匸dvuroooo"；c<=o;14delsxf ( x-xsing_edge ( cl)c) >匸hexi15sif ( d= 1001 rr > then dv = r oooo " ; c<= 1 116selse dv=d+3.;uv= o ;17end xf;18end if;19endprocess:20endloe>ia.ve ;21end councslo;(3)六进制vhdl：simulation report - simulat. icounts：6.vhdplxk

19、>xaxy ieee;vise ieee s td_logic_116 4 all ;vise xeee std_logxc_uinsxgned . all ;e3 exi-cxty counts 6 xscqoxp ( reset cl jc : in 3匸d_logic ;d : k>uif f er std_logic_vector ( 2 downto o > ; u : 00匸 std_jlogxc > ;end co tints ;s a.x'ctixtectu.re iceriave of coxxn*cs 6 xs joeqxns process

20、 (resets cl)c>k>eginxdt ( x*eset.= 1 )匸hen d< = rr ooo r, ; c<= 1 o ;else if ( rising_edge ( cl jc> > t-heirxif ( d=rrtoi rr )匸hen d< = rrooort ; uv= d ； else dv = d+3l ; c< "o'end xf;end xde;end if;process; ksenatve ;(时)：endend(4) 24进制counts24.vhd3? countsl 0. vhd1

21、jlibrary xeee;2 use ieee . st;ci_logic_1164 . all;3 use ieee . s-cci_logic_unsigzieci. all;45678910111213141516171819202122s entity counx;s24 issport; (rese-cr elk: in scd_logic;d:buffer scd_logic_veccor(5 down匸o 0); c:out std_log±c>end uoun匸h architecture behave of counts24 is beg±ns p

22、rocess(resets elk)beginif(reset=1) elsxf (r±sing_edge (cl)c) if (d= rt110011rr ) cnenelsif (<1=001001 or else dvd+l;c<0; end if;end if;end process;end behave;rhen dv="000000"c<=0 ；thend< = rtoooooorf ; c<= 丄;d="0工3.001" ) t：hen d<=d+7 ; c<= 0 1 ;(4) 电子时钟

23、顶层文件12345678910111213141516171819202122232425262728endmap(resetz clsec(6 downto 0),s (0);map (resets s (0) firiin (6 downto 0)3(!);port map(resets 3(1)fhours(5 downto 0)f s (2);library ieee;use ieeestd_logic_1164all;use ieee.std_logic_unsigned.all;|h entity electronic ishport(resets elk:in std_logic

24、;minr sec:buffer std_logic_vector(6 downto 0); hours:buffer std_logic_vector(5 downto 0); c:out std_logic);end electronic;architecture behave of electronic is signal s:std_logic_vecror(2 downto 0); component mosport(resets elk:in std_logic; uffer std_logic_vector(6 downto 0); c:buffer std_logic);end

25、 component; coir.ponent counts24 port(resetselk:in std_logic;d:buffer std_logic_vector(11 downto 6); c:out std_logic);end coirponent;beginuo:mos portul :irios port u2:counts24 c<=s (2)； behave;四、实验结果 simulation report - simulation waveformson waveforms:ion mode: functionaltime bar20.25 n$pointer:

26、61.79 winterval:6177 u$startopsend:实验名称七段数码显示译码器设计实验地点理学楼210实验时间2016. 11.24实验成绩一、实验目的及任务（1）掌握使用并行下载程序（2）掌握数码显示的原理（3）掌握fpga开发板的基本结构（4）设计一个能显示19数字的程序，用数码管显示数字二、实验内容与步骤（1）设计译码器的vhdl程序（由计数器得到译码器的输入值）（2）将vhdl程序下载到fpga芯片中（3）连接连线，观察数码显示的结果（共阴数码管）三、实验电路或者实验源程序s sssssb0/v个译码器个译码器译码器/、译码器fpga/cpld目标芯片pio3-pio

27、0pio7-pio4pi011-pi08pio15-pio12pio22pio16 接 g,f,e,d,c,b,apio22-pio16pio30-pio24 接 g,f, e, d, c, b, a 七段pio30-pio24pio38-pio32 接 gj, e, d, c, b apio46-pio40 接 gj, e, db, a直接97段显示器相接pio38-pio32pio46-pio40clockocl0ck2cl0ck5clock9键8进7建6戏5进41键2键1磴3、/pio49pio48实验电路结构图n0.2源程序：密 decoder_tube. vhd(t267268567

28、891011121314151617181920212223242526library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity decoder_tube isport(data:in std_logic_vector(3 downto 0); std logic vector(6 downto 0);dout:out end decoder_tnbe;s architecture a of beginh process(data) b egincase data when when when

29、 when when when when when when when when end case; end process; a;enddecoder tube isisr,0000n=>dout<=r,0111111r,; w0001n=>dout<=n0000110n; r,0010n=>dout<=r,1011011r,; r,0011n=>dout<=r,1001111r,; w0100n=>dout<=w1100110n; w0101n=>dout<=w1101101r,; w0110n=>dout<

30、;=w1111101r,; w0111n=>dout<=n00001llr,; n1000n=>dout<=nlllllllr,; n1001n=>dout<=w1101111r,; others =>dout<=r, 0000000r,;四、实验结果实验名称预置分频器实验实验地点理学楼210实验时间2016. 12.01实验成绩一、实验目的及任务(1) 掌握使用并行下载程序(2) 掌握vhdl语言(3) 掌握分频器的设计方法(4) 设计一个预置分频器，用扬声器测试分频结果(5) 掌握if语句二、实验内容与步骤(1) 根据vhdl语言描述输入法编

31、译和波形仿真(2) 将vhdl程序下载到fpga芯片中(3) 连接连线，用扬声器听不同分频数的声音三、实验电路或者实验源程序754扬声器译码器译码器译码器译码器译码器译码器译码器cl0ck9cl0ck5cl0ck2clockospeaker严 2d7 $d6d5d4d3 cd2 d1pio39 pio38pio37 pio36pio35pio34 pio33pio32、pio19-pio16pio23-pio20pio27-pio24pio31-pio28fpga/cpld 目标芯片d16d15rr键8键7键6hexhexhexhex键4键3键2pio39-pio32pio49pio48pio

32、15-pio12 pi011-pi08pio7-pio4pio3-pio0实验熔构图pre_frequency_divider. vhdsimulation report - sir1library leee;2useieee.std logic 1164.all;3useieeestd logic unsigned.all;4useieee nurrleric std. all;5s entity pre_frequency_divider is6sport(elk:in std_logic;7fre:in std logic vector(2 downto 0);8d:out std lo

33、gic);9endpre frequency divider;10s architecture a of pre frequencydivider is11signal s:std_loglc_vector(7 downto 0);12signal p:integer range 0 to 7;13s begin14apre:process fre |15begin16acase fre is17when r,000r,=>p<=0;18when rf001r,=>p<=l;19when n010n=>p<=2;20when n011fi=>p<

34、=3;21when n100n=>p<=4;22when r,101r,=>p<=5;23when ri110r,=>p<=6;24when r,lll,=>p<=7;25end case;26end process;27scoral:process (elk)28begin29aif (elk1event and clk=,11)then30s<=s+l;31end if;32d<=s(p);33end process;34enda;四、实验结果.master time bar20 25rt$pointer0 p$irietvat2

35、0 25 mstartopsend:)ps10.0 ns20.0 ns30. ij) ns40ns20 2rln rln n n rutrln rlrnjin rln rln ns nsrlrlrlnnjlrlnjinrlrlnrlnrlrlrulrlrl"131-j""lr-1r20.25 nsa 茨gname10elk|pls £re衬5& |' master tme bar)ps10. 0 ns20. 0 ns30.0 ns20 2n n muutjlrmnjmjln n muum5 ns1rmnjmrlnrlnjlanjlf vi

36、zri1iinii"勺勺porterstart：-20.14 n$114p$interval实验名称交通灯控制器实验实验地点 理学楼210实验时间2016. 12. 12实验成绩一、实验目的及任务(1) 掌握使用并行下载程序(2) 掌握vhdl语言(3) 掌握时序逻辑电路的设计方法(4) 设计一个交通灯控制器，用led显示控制过程(5) 掌握使用process进程二、实验内容与步骤(1) 根据vhdl语言描述输入法编译和波形仿真(2) 将vhdl程序下载到fpga芯片中(3) 连接连线，模拟观察交通灯控制的过程 三、实验电路或者实验源程序(1)顶层模块图：(2)数码管vhdl:1 l

37、ibrary leee;2 use ieeestd_logic_1164all;3 s entity shuiriaguan is4 hport(x:in std_loglc_vector(3 downto 0);5 y:out std_logic_vector(6 downto 0);6 end shuiriaguan;7 s architecture behave of shumaguan is8 egin process (x)9 h begin case x is|10whenrr0000rr=>y< = rr0111111rr.11whenrr0001rr=>y&l

38、t; = rr0000110rr；12whenrr0010rr=>y< = rr1011011rr；13whenrr0011rr=>y<=n1001111n;14whenrf0100rr=>y<=rr1100110rr；15whenrr0101rr=>y< = rr1101101rr.16whenrr0111rr=>y< = rr0000111rr；17whenrr1000rr=>y< = rrlllllllrr；18whenrr1001rr=>y<=n1101111n;19whenothers=>nul

39、l;20end case;21end process;22end behave;(3) 状态 vhdl:33 seise34 th:=r,oooor,;35 tl:=m0001r,;36 a:='o'37 state:=stl;38 end if;39 end if;4040 when stl=>if a=,01 then41 th:=n0000r,;42 tl:=r,0101r,;43 a: = w44 lightl_y<='l,;45 light12g<=*o'46 h else47 sif not (th=moooor, and tl=m

40、0001r,) then48 s if (tl=n0001r,) then49 tl:=n0101r,;50 th:=th-l;51 h else tl:=tl-l;52 end if ;53 seise th:=noooor,;54 tl:=n0001r,;55 a:='o'56 state:=st2;57 end if;58 end if;6059 when st2=>if a=,01 then60 th:=n0011r,;61 tl:=r,0000r,;6462 lightl_r<='l,;63 light12y<=*o'66676s69

41、7071727374757677787980818283848586lightl_y<=,01;s elseh if not (th=r,oooon and tl=r,0001r,) then bif (tl=n0000n) then tl:=n1001n;th:=th-l;s elsetl:=tl-l;end if ;s elseth:=noooort;tl:=n0001n;a: = 'o'state:=sto;end if ;end if;end case;end if;qh<=th;ql<=tl;end process; process (elk)86h

42、 process(elk)type states is(st2,stor stl);variab丄亡 aa:std_logic;variab丄亡 thhf til:std_logic_vector(3 downto 0); variable statee:states;b eginh if elk'event andthenh case statee ishwhen st2=>if aa=,01 thenthh:=n0011n;tll:=n0000n;aa:='l'light2_r<=,l,;light2_y<='01;h elsesif no

43、t(thh=n0000n and tll=n0001n)then if (tll=n0000n) then tll:=n1001n;thh:=thh-l;h elseend if ;h elsethh:=n0000n;tll:=n0001n;aa:='0'statee:=sto;end if ;end if; when sto=>if aa=, 01 thenthh:=n0010n;tll:=n0101n;aa:='l'light2_r<=,01;light2_r<=,0 *;h elsehif not(thh=n0000n and tll=n

44、0001n)then if (tll=n0000n) then tll:=n1001n; thh:=thh-l;h elseend if;h elsethh:=n0000n;tll:=n0001n;aa:=,0' when stl=>if aa=, 0' then thh:=n0000n; tll:=n0101n;aa:='l' light2 y<=111;140light2 g<='o'140 light2_g<=101;141 d else142 h xf not (thh=rf0000rr and cll=rr000

45、1rr > then143 s if (tll=rr0001rr ) men144 til :=rt0101rr;145 thh:=thh-l;146 d else til:147 endif;148 s else thh : =rr0000;149 til :=rt0001rr;150 "： = 0;151 statee:=st2;152 endif;153 endif;154 endcase;155 endif;156 zqh<=,cii.ti;157 zql<=t11;158 end process;159 end behave;a0 ns460 0 ns540 (0 ns620 0 ns700.0 nst80 ,0 ns包uocbcmnnnjmnjvlrnntlnnnjmnjvlrnnjtrutrlrlnnrlrlnnnjtrutrlrlrlnnjvij 1：:jj! 02light眦23lishtl