年6月SOPC助理工程师理论考试试题1.0

1、中国电子学会嵌入式系统工程师专业技术资格认证考试sopc方向试题）题答勿（考试时间： 150 分钟）内封线题 号 一 二 三 四 五 总 分密（分数一、 挑选题 （本大题共 15 个小题，每道题1 分，共 15 分）得分评阅人1、基于 fpga的嵌入式系统，下面说法正确选项（d）号证a只有运行 niosii软核的 fpga系统才是嵌入式系统份b基于 fpga的嵌入式系统是在fpga中运行可配置的软核身c基于 fpga的嵌入式系统主要特点是运行速度比其他嵌入式系统要快d基于 fpga的嵌入式系统是fpga最主要的应用方向2、以下不属于 fpga应用范畴的是（d）a信号处理b智能应用名c手持 pd

2、ad超大屏幕显示姓3、以下关于软核处理器的说法，正确选项（b）a软核处理器执行vhdl编写的程序 b软核处理器是集成在fpga中的模块cniosii、microblaze、powerpc、mips都属于软核处理器的范畴业dniosii软核可以修改它的指令和外设专4、以下说法正确选项（a）aip 核可以挂载到不同的总线上b系统中的 ip 核不支持 veriog hdl 和 vhdl混合编写c同一个 ip 核在不同的 fpga中具有相同的性能d嵌入式软核处理器并不属于ip 核的范畴*5 、关于 sopc的说法，错误选项（b）校asopc的系统中至少包含一个niosii软核学bsopc技术包含了嵌入

3、式设计的全部，除了硬件pcb外，仍包括处理器和实时多任题）务操作系统（ rtos）答勿csopc可以表达软硬件协同设计技术内线封d假如 fpga中集成了硬核处理器，无论是否使用，系统都属于 sopc系统密（第 1 页 共 11 页中国电子学会嵌入式系统工程师专业技术资格认证考试sopc方向试题6、以下不属于 fpga片内资源的是（a） a高速串行收发器bpll（数字锁相环） cramdfifo（先进先出）7、下面哪项不属于niosii软核的可定制性（d） a可以修改基于niosii的 ip 核b提高或降低工作频率 c增加或取消 mm（u 内存治理单元）d自定义 niosii指令8、关于 fpg

4、a的配置问题以下说法的正确选项（a）aepcs16的容量是 16mbbfpga仅支持 epcs配置cfpga的配置优先级最高的是epcsdepcs配置 fpga属于 ps（被动）方式9、关于 niosii软核启动过程，以下说法错误选项（d）aniosii软核的启动过程主要分为fpga器件的配置和 niosii程序的加载bcfi flash可以储存 fpga的配置文件、 niosii程序和其他文件数据cfpga配置文件（ .sof ）和 niosii程序（ .elf）都可以储存在epcs中d使用 cfi flash做为 niosii启动的器件时， fpga把配置数据从cfi flash读出并加载

5、，然后执行bootloader把储存的 niosii程序复制 sdram执行10、以下可以在 fpga中稳固运行的是（b） a在设计中同时存在大量同步和异步设计 b状态机编码采纳二进制码和独热码混合形式 c使用许多已体会证好的ip 核，但没有做整体的仿真 d有的模块采纳时钟上升沿，有的模块采纳时钟下降沿11、uc/os-ii的任务调度策略是（a） a哪个任务的优先级高就先执行哪个任务 b高优先级的任务会被低优先级的任务抢占 c各自轮番执行一段时间再让出cpu d假如某个任务始终得不到cpu资源，就会进入等待状态12、在 fpga设计中不属于软件硬件协同设计的是（c） ac2h（c to har

6、dware）硬件加速编译器 b难于用软件实现的部分功能用硬件实现c在 c程序中使用自定义外设的函数第 2 页 共 11 页中国电子学会嵌入式系统工程师专业技术资格认证考试sopc方向试题d依据顶层设计要求，合理划分软硬件结构13、在 uc/os-ii系统中不属于信号量用途的是（d） a共享资源的掌握b用来表示一个大事的发生 c实现两个任务之间信息的传递d实现两个任务的同步14、关于 systemc和 systemverilog的说法正确选项（c）asystemc适合顶层建模， systemverilog适合验证bsystemverilog适合顶层建模， systemc适合验证csystemve

7、rilog是 verilog的升级版本dsystemc可以直接转换为rtl代码15、以下关于 uclinux的说法正确选项（d）auclinux是在 linux的基础上裁剪了内核和应用程序库；buclinux可以使用 linux的一部分命令cuclinux由于没有 mm，u 故仅能运行在没有mmu的处理器上duclinux是硬实时的嵌入式操作系统二、判定题 （本大题共 10 个小题，每题 1 分，共 10 分） 得分评阅人1、niosii处理器是可以配置成16 位或 32 位的处理器；（ x）2、avalon 接口是一个同步协议的接口， 所以 avalon 总线不能与异步设备连接；（ x）3、

8、在 sopc设计中，sdram掌握器核与 sdram芯片之间需要 pll调整时钟相位；（ ）4、ansi c 数据类型不能明确地定义数据的宽度； （）5、在 sopc builder 中 auto-assign irqs能做出最好的 irq 安排；（ x）6、在设计时可以将niosii程序和 fpga配置数据同时存放在同一个flash 中，这就需要一个配置掌握器来驱动flash 输出配置数据以完成fpga的配置；（）7、在 sopc builder 中定义 cpu的复位地址在 flash ，而在 niosii ide中程序被连接到flash之外的储备器，那么elf2flash有用程序将在用户程

9、序前插入一个 boot-copier； （ ）8、niosii的定时器计数模式有两种，一种是单次减1，另外一种是连续减1 ；（ ）9、通常处理器的反常地址都是固定的， 但是 niosii处理器的反常地址是可以配置的；（ ）第 3 页 共 11 页中国电子学会嵌入式系统工程师专业技术资格认证考试sopc方向试题10、niosii ide不能使用 asm/c/c+混合编程；（ x）三、填空题 （本大题共 10 个空，每空 1 分，共 10 分） 得分评阅人1、niosii处理器有三种运行模式： 用户 模式 usermode ,超级用户 模式 supervisormode,调试 模式 debug m

10、ode；2、cycloneiifpga支持串行配置器件的isp编程，该特性是通过 byteblaster.ii和 byteblaster usb编程电缆_利用 jtag接口实现的；3、在sopc builder中，复位地址的偏移量是0x00，反常地址的偏移量是0x20； 4、依据 flash 是否支持处理器的直接读操作，niosii 处理的 bootloader 分成两种模式：epcsbootloader、flashbootloader； 5、用 uc/os-ii 操作系统实现以太网与轻量ip 功能的时候，以太网的中断号至 少是；6、在 niosii的多处理器系统中，最常用的共享资源是储备器；

11、四、简答题 （本大题共 5 个小题，共 38 分） 得分评阅人1 、简述 fpga稳固性设计原就；（ 5 分）一 .面积与速度折衷原就面积和速度是asic 芯片设计中一对相互制约、影响成本和性能的指标，贯穿fpga 设计的始终；在fpga 设计中，面积是指一个设计消耗的fpga 内部规律资源的数量，可以用消耗的触发器和查找表的个数或者是等效规律门数来衡量；速度是指一个设计在fpga 上稳固运行时所能达到的最高频率，由设计时序状态打算；关于面积和速度的折衷，应在满意设计时序和工作频率要求的前提下，占用最小的芯片面积；或者在所规定的面积下，使得设计的时序余量最大，能够在更高的频率上稳固运行；通常，

12、 在资源足够的情形下，更多是挑选速度的最优，这也是fpga 的特点；在具体设计中，应依据具体性能指标要求，在保证系统功第 4 页 共 11 页中国电子学会嵌入式系统工程师专业技术资格认证考试sopc方向试题能和性能的同时，降低资源消耗从而降低功耗和成本；二 .硬件原就其次个原就是硬件原就；第一，要留意 fpga 的规律设计所采纳的硬件描述语言vhdl 或 verilog 与软件语言c 和 c有本质区分，在使用硬件描述语言进行设计时，不应片面追求代码的简洁；其次，要采纳正确的编码方法；要对所需实现的硬件电路的结构和相互连接有清楚的懂得和构想，然后再用适当的vhdl语言表达出来； 实际上综合软件对

13、所写的代码在进行推论的时候，得到的硬件结果会因编码方式的不会而不同，直接影响硬件的实现；三 .系统原就第三个原就是系统原就；fpga 作为硬件系统设计，应当对设计全局进行宏观上的合理支配，包括规律功能模块划分、时钟域信号的产生和驱动、模块复用、时序或引脚约束、面积速度折衷等；这些系统上的考虑不仅关系到是否能够最大程度地发挥项目成员的协同设计才能，而且直接打算着设计的综合、实现成效和相关的操作时间；模块化设计是系统原就的一个很好表达，它是自顶向下、模块划分、分工协作设计思路的集中表达，是大型复杂系统的举荐设计方法；图1 是模块化设计的简洁流程；四 .同步原就在设计电路时，可以有异步电路和同步电路

14、两种实现方法；异步电路使用组合规律电路实现，没有统一的时钟信号，简洁产生毛刺和竞争冒险；同步时序电路使用组合规律和触发器实现电路功能，主要信号和输出信号都由时钟驱动触发器产生，能够防止毛刺，信号稳固；2、请以自己的语言描述什么是sopc？ 一般 sopc 系统应具有哪些基本组件？（ 5 分）1, sopc 它是用可编程规律技术把整个系统放到一块硅片上 ,来用于嵌入式系统的讨论和电子信息处理 . sopc 是一种特别的嵌入式系统 ,它是片上系统（ soc ），即由单个芯片完成整个系统的主要规律功能但它不是简洁的 soc, 它也是可编程系统，具有敏捷的设计方式，可裁减、可扩充、可升级，并具备软硬件

15、在系统可编程的功能；2 pll. cpu. ram. rom. io. flash .uart.timer.3、请描述一下你对ip 核的懂得以及其类型，并简要给出各类型的定义和特点；（ 5 分）第 5 页 共 11 页中国电子学会嵌入式系统工程师专业技术资格认证考试sopc方向试题(1). ip核（ intellectual property core）是一段具有特定电路功能的硬件描述语言程序，该程序与集成电路工艺无关，可以移植到不同的半导体工艺中去生产集成电路芯片；(2). ip 内核的三种类型ip 内核可以在不同的硬件描述级实现，由此产生了三类ip 内核： 软核 、固核 和硬核 ；(3).

16、 软核 是用 vhdl 等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能；软ip 通常是以硬件描述语言hdl 源文件的形势显现，应用开发过程与一般的hdl设计也非常相像，只是所需的开发硬软件环境比较昂贵；软ip 的设计周期短，设计投入少；由于不涉及物理实现，为后续设计留有很大的发挥空间，增大了ip的敏捷性和适应性；其主要缺点是在肯定程度上使后续工序无法适应整体设计，从 而需要肯定程度的软ip 修正，在性能上也不行能获得全面的优化；由于软核是以源代码的形式供应，尽管源代码可以采纳加密方法，但其学问产权爱护问题不容忽视；硬核 供应设计阶段最终阶段产品：掩模；以经过完全的布局布

17、线的网表形式供应，这种硬核既具有可预见性，同时仍可以针对特定工艺或购买商进行功耗和尺寸上的优化；尽管硬核由于缺乏敏捷性而可移植性差，但由于无须供应寄存器转移级rtl 文件，因而更易于实现ip 爱护；固核 就是软核和硬核的折衷；大多数应用于fpga的 ip 内核均为软核，软核有助于用户调剂参数并增强可复用性；软核通常以加密形式供应，这样实际的rtl对用户是不行见的，但布局和布线敏捷；在这些加密的软核中，假如对内核进行了参数化，那么用户就可通过头文件或图形用户接口gui 便利地对参数进行操作；对于那些对时序要求严格的内核 如 pci 接口内核 ，可预布线特定信号或安排特定的布线资源，以满意时序要求

18、；这些内核可归类为固核，由于内核是预先设计的代码模块，因此这有可能影响包含该内核的整体设计；由于内核的建立setup、保持时间和握手信号都可能是固定 的，因此其它电路的设计时都必需考虑与该内核进行正确地接口；假如内核具有固定布局或部分固定的布局，那么这仍将影响其它电路的布局；4、请简要写出 sopc 的设计流程，同时以数字钟为例，画出设计流程图；（ 7 分）1一、创建quartus ii工程二、创建nios ii系统模块一个完整的nios ii系统模块包括nios ii处理器和相关的系统外设；创建系统（输入系统的名字） 设置系统主频和指定目标fpga加入niosiicpu模块加入ip 外设模块

19、（ nios ii cpu通过这些外设与外部硬件进行连接和通讯）安排 ip 外设模块的地址和中断号（中断号越低，中断优先级越高）三、配置nios ii系统第 6 页 共 11 页中国电子学会嵌入式系统工程师专业技术资格认证考试sopc方向试题四、将 nios ii系统模块、 lpm和用户自定义模块连接起来五、编译、引脚安排、编程下载2新建 quartusii 工程新建 sopc 模块构建软核及端口自动安排地址和中断编译安排管脚编译打开 niosii进行软件开发编译下载5、请简要描述用户自定义ip 核的设计步骤；（8 分）.（1）.定义关键特点：核基本功能，可配置参数（ 2）.方案和规范： 1.

20、具体的 ip 核功能规范2.具体的 vip 规范3.具体的项目方案（ 3）.设计验证 iip 和 vip（ 4）.产品化：附加的测试和最终的封装（ 5）.alpha 测试形成可用版本6、sopc 构建系统，当添加某一外设时，此时外设相当于从设备，描述一些常用从设备与主机之间的接口信号类型及其宽度和方向；（8 分）第 7 页 共 11 页中国电子学会嵌入式系统工程师专业技术资格认证考试sopc方向试题五、程序题 （本大题共 2 个小题，共 27 分）得分评阅人1、用 verilog hdl或者 vhdl编写 8bit 并行输入 1bit 串行输出的接口转换模块；（提示：留意输入和输出的时钟） （

21、 12 分） library ieee;use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity bingzhuanchuan isport cp:in std_logic; cs:in std_logic;datain:in std_logic_vector15 downto 0; output:out std_logic;end bingzhuanchuan;architecture a of bingzhuanchuan is第 8 页 共 11 页

22、中国电子学会嵌入式系统工程师专业技术资格认证考试sopc方向试题signal cnt:std_logic_vector3 downto 0; signal z:std_logic;beginprocesscp beginif cs='1' then cnt<="0000"elsif cp'event and cp='0' then if cnt="1111" thencnt<="0000"elsecnt<=cnt+1; end if;end if;end process;processcnt begincase cnt iswhen "0000"=>z<=datain15; when "0001"=>z<=datain14; when "0010"=>z<=datain13; when "0011"=>z<=datain12; when "0100"=>z<=datain11; when "0101"=>z<=datain10; when "0110&qu