第5章 Quartus II应用初步

1、 第第5章章 Quartus II应用初步应用初步 5.1 基本设计流程基本设计流程 5.1.1 建立工作库文件夹和编辑设计文件建立工作库文件夹和编辑设计文件5.1 基本设计流程基本设计流程 5.1.2 创建工程创建工程 打开并建立新工程管理窗口。打开并建立新工程管理窗口。 5.1 基本设计流程基本设计流程 5.1.2 创建工程创建工程 将设计文件加入工程中。将设计文件加入工程中。 5.1 基本设计流程基本设计流程 选择目标芯片。选择目标芯片。 5.1 基本设计流程基本设计流程 5.1.2 创建工程创建工程 工具设置。工具设置。 结束设置。结束设置。 5.1 基本设计流程基本设计流程 5.1.

2、3 编译前设置编译前设置 选择选择FPGA目标芯片。目标芯片。 选择配置器件的工作方式。选择配置器件的工作方式。 5.1.3 编译前设置编译前设置5.1 基本设计流程基本设计流程 5.1.3 编译前设置编译前设置 选择配置器件和编程方式。选择配置器件和编程方式。 选择目标器件引脚端选择目标器件引脚端口状态。口状态。 选择确认选择确认Veriolg语语言版本。言版本。 5.1 基本设计流程基本设计流程 5.1.4 全程编译全程编译 5.1 基本设计流程基本设计流程 5.1.5 时序仿真时序仿真 打开波形编辑器。打开波形编辑器。 5.1 基本设计流程基本设计流程 5.1.5 时序仿真时序仿真 设置

3、仿真时间区域。设置仿真时间区域。 波形文件存盘。波形文件存盘。 5.1 基本设计流程基本设计流程 5.1.5 时序仿真时序仿真 将工程将工程CNT10的端口信号节点选入波形编辑器中。的端口信号节点选入波形编辑器中。 5.1 基本设计流程基本设计流程 5.1.5 时序仿真时序仿真 将工程将工程CNT10的端口信号节点选入波形编辑器中。的端口信号节点选入波形编辑器中。 5.1 基本设计流程基本设计流程 5.1.5 时序仿真时序仿真 编辑输入波形编辑输入波形(输入激励信号输入激励信号)。 5.1 基本设计流程基本设计流程 5.1.5 时序仿真时序仿真 总线数据格式设置和参数设置。总线数据格式设置和参

4、数设置。 5.1 基本设计流程基本设计流程 5.1.5 时序仿真时序仿真 总线数据格式设置和参数设置。总线数据格式设置和参数设置。 5.1 基本设计流程基本设计流程 5.1.5 时序仿真时序仿真 总线数据格式设置和参数设置。总线数据格式设置和参数设置。 5.1 基本设计流程基本设计流程 5.1.5 时序仿真时序仿真 仿真器参数设置。仿真器参数设置。 5.1 基本设计流程基本设计流程 5.1.5 时序仿真时序仿真 启动仿真器。启动仿真器。 观察仿真结果。观察仿真结果。 5.1 基本设计流程基本设计流程 5.1.6 应用应用RTL电路图观察器电路图观察器5.2 引脚设置与硬件验证引脚设置与硬件验证

5、5.2.1 引脚锁定引脚锁定5.2 引脚设置与硬件验证引脚设置与硬件验证5.2.1 引脚锁定引脚锁定5.2 引脚设置与硬件验证引脚设置与硬件验证5.2.1 引脚锁定引脚锁定5.2 引脚设置与硬件验证引脚设置与硬件验证5.2.1 引脚锁定引脚锁定5.2 引脚设置与硬件验证引脚设置与硬件验证5.2.1 引脚锁定引脚锁定5.2 引脚设置与硬件验证引脚设置与硬件验证5.2.2 编译文件下载编译文件下载（1）打开编程窗和配置文件。）打开编程窗和配置文件。 5.2 引脚设置与硬件验证引脚设置与硬件验证5.2.2 编译文件下载编译文件下载（2）设置编程器。）设置编程器。 5.2 引脚设置与硬件验证引脚设置与

6、硬件验证5.2.2 编译文件下载编译文件下载（3）硬件测试。）硬件测试。 5.2.3 AS模式编程模式编程 5.2 引脚设置与硬件验证引脚设置与硬件验证5.2.4 JTAG间接模式编程配置器件间接模式编程配置器件 1. 将将SOF文件转化为文件转化为JTAG间接配置文件。间接配置文件。 5.2 引脚设置与硬件验证引脚设置与硬件验证5.2.4 JTAG间接模式编程配置器件间接模式编程配置器件 1. 将将SOF文件转化为文件转化为JTAG间接配置文件。间接配置文件。 5.2 引脚设置与硬件验证引脚设置与硬件验证5.2.4 JTAG间接模式编程配置器件间接模式编程配置器件 1. 将将SOF文件转化为

7、文件转化为JTAG间接配置文件。间接配置文件。 5.2 引脚设置与硬件验证引脚设置与硬件验证5.2.4 JTAG间接模式编程配置器件间接模式编程配置器件 2. 下载下载JTAG间接配置文件。间接配置文件。5.2.5 USB-Blaster编程配置器件使用方法编程配置器件使用方法5.2 引脚设置与硬件验证引脚设置与硬件验证5.2.6 其他的锁定引脚方法其他的锁定引脚方法 5.2 引脚设置与硬件验证引脚设置与硬件验证5.2.6 其他的锁定引脚方法其他的锁定引脚方法 5.2 引脚设置与硬件验证引脚设置与硬件验证5.2.6 其他的锁定引脚方法其他的锁定引脚方法 5.3 嵌入式逻辑分析仪使用方法嵌入式逻

8、辑分析仪使用方法1打开打开SignalTap II编辑窗口编辑窗口5.3 嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法2调入待测信号调入待测信号5.3 嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法3SignalTap II参数设置参数设置5.3 嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法4文件存盘文件存盘5.3 嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法5编译下载编译下载 5.3 嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法6启动启动SignalTap II进行采样与分析进行采样与分析5.3 嵌入式逻辑分析仪使用方法嵌入式逻辑分析仪使用方法6启动启动SignalTap

9、II进行采样与分析进行采样与分析7SignalTap II的其他设置和控制方法的其他设置和控制方法5.4 编辑编辑SignalTap II的触发信号的触发信号5.4 编辑编辑SignalTap II的触发信号的触发信号5.4 编辑编辑SignalTap II的触发信号的触发信号5.5 原理图输入设计方法原理图输入设计方法5.5.1 层次化设计流程层次化设计流程1. 为本项工程设计建立文件夹为本项工程设计建立文件夹2. 建立原理图文件工程和仿真建立原理图文件工程和仿真5.5 原理图输入设计方法原理图输入设计方法5.5.1 层次化设计流程层次化设计流程2. 建立原理图文件工程和仿真建立原理图文件工

10、程和仿真5.5 原理图输入设计方法原理图输入设计方法5.5.1 层次化设计流程层次化设计流程3. 将设计项目设置成可调用的元件将设计项目设置成可调用的元件 5.5 原理图输入设计方法原理图输入设计方法5.5.1 层次化设计流程层次化设计流程4. 设计全加器顶层文件设计全加器顶层文件5.5 原理图输入设计方法原理图输入设计方法5.5.1 层次化设计流程层次化设计流程4. 设计全加器顶层文件设计全加器顶层文件5.5 原理图输入设计方法原理图输入设计方法5.5.1 层次化设计流程层次化设计流程4. 设计全加器顶层文件设计全加器顶层文件5.5 原理图输入设计方法原理图输入设计方法5.5.1 层次化设计

11、流程层次化设计流程5. 将设计项目进行时序仿真将设计项目进行时序仿真5.5 原理图输入设计方法原理图输入设计方法5.5.2 应用宏模块的多层次原理图设计应用宏模块的多层次原理图设计 1. 计数器设计计数器设计 5.5 原理图输入设计方法原理图输入设计方法5.5.2 应用宏模块的多层次原理图设计应用宏模块的多层次原理图设计 1. 计数器设计计数器设计 5.5 原理图输入设计方法原理图输入设计方法2. 频率计主结构电路设计频率计主结构电路设计5.5 原理图输入设计方法原理图输入设计方法5.5.2 应用宏模块的多层次原理图设计应用宏模块的多层次原理图设计 2. 频率计主结构电路设计频率计主结构电路设

12、计3. 时序控制电路设计时序控制电路设计4. 顶层电路设计顶层电路设计5.5 原理图输入设计方法原理图输入设计方法5.5.2 应用宏模块的多层次原理图设计应用宏模块的多层次原理图设计 4. 顶层电路设计顶层电路设计5.5 原理图输入设计方法原理图输入设计方法5.5.3 74系列宏模块逻辑功能真值表查询系列宏模块逻辑功能真值表查询 习习 题题5-1 归纳利用归纳利用Quartus II进行进行Verilog文本输入设计的流程：从文件输入一直到文本输入设计的流程：从文件输入一直到SignalTapII测试。测试。5-2 由图由图5-35和图和图5-36，详细说明工程，详细说明工程CNT10的硬件工

13、作情况。的硬件工作情况。5-3 如何为设计中的如何为设计中的SignalTap II加入独立采样时钟？试给出完整的程序和对它的加入独立采样时钟？试给出完整的程序和对它的实测结果。实测结果。5-4 参考参考Quartus II的的Help，详细说明，详细说明Assignments菜单中菜单中Settings对话框的功能。对话框的功能。(1) 说明其中的说明其中的Timing Requirements & Qptions的功能、使用方法和检测途径。的功能、使用方法和检测途径。(2) 说明其中的说明其中的Compilation Process的功能和使用方法。的功能和使用方法。(3) 说明说

14、明Analysis & Synthesis Setting的功能和使用方法，以及其中的的功能和使用方法，以及其中的Synthesis Netlist Optimization的功能和使用方法。的功能和使用方法。(4) 说明说明Fitter Settings中的中的Design Assistant和和Simulator功能，举例说明它们的功能，举例说明它们的使用方法。使用方法。 习习 题题5-5 概述概述Assignments菜单中菜单中Assignment Editor的功能，举例说明。的功能，举例说明。5-6 用用74148和与非门实现和与非门实现8421BCD优先编码器，用三片优先

15、编码器，用三片74139组成一个组成一个5-24译码译码器。器。5-7 用用74283加法器和逻辑门设计实现一位加法器和逻辑门设计实现一位8421BCD码加法器电路，输入输出均是码加法器电路，输入输出均是BCD码，码，CI为低位的进位信号，为低位的进位信号，CO为高位的进位信号，输入为两个为高位的进位信号，输入为两个1位十进制数位十进制数A，输出用，输出用S表示。表示。5-8 用原理图输入方式设计一个用原理图输入方式设计一个7人表决电路，参加表决者人表决电路，参加表决者7人，同意为人，同意为1，不同意，不同意为为0，同意者过半则表决通过，绿指示灯亮；表决不通过则红指示灯亮。，同意者过半则表决通

16、过，绿指示灯亮；表决不通过则红指示灯亮。5-9 基于原理图输入方式，用基于原理图输入方式，用D触发器构成按循环码触发器构成按循环码(000-001-011-111-101-100-000)规律工作的六进制同步计数器。规律工作的六进制同步计数器。5-10 基于原理图输入方式，应用基于原理图输入方式，应用4位全加器和位全加器和74374构成构成4位二进制加法计数器。位二进制加法计数器。如果使用如果使用74299、74373、D触发器和非门来完成上述功能，应该有怎样的电路？触发器和非门来完成上述功能，应该有怎样的电路？习习 题题5-11 用一片用一片74163和两片和两片74138构成一个具有构成一

17、个具有12路脉冲输出的数据分配器。要求路脉冲输出的数据分配器。要求在原理图上标明第在原理图上标明第1路到第路到第12路输出的位置。若改用一片路输出的位置。若改用一片74195代替以上的代替以上的74163，试完成同样的设计。试完成同样的设计。5-12 用同步时序电路对串行二进制输入进行奇偶校验，每检测用同步时序电路对串行二进制输入进行奇偶校验，每检测5位输入，输出一位输入，输出一个结果。当个结果。当5位输入中位输入中1的数目为奇数时，在最后一位的时刻输出的数目为奇数时，在最后一位的时刻输出1。5-13 用用7490设计模为设计模为872的计数器，且输出的个位、十位、百位都应符合的计数器，且输出

18、的个位、十位、百位都应符合8421码码权重。权重。 实验与设计实验与设计5-1 设计含异步清零和同步加载与时钟使能的计数器设计含异步清零和同步加载与时钟使能的计数器(1) 实验目的：熟悉实验目的：熟悉Quartus II的的Verilog文本设计流程全过程，学习计数器的设计、文本设计流程全过程，学习计数器的设计、仿真和硬件测试。掌握原理图与文本混合设计方法。仿真和硬件测试。掌握原理图与文本混合设计方法。(2) 实验原理：参考实验原理：参考4.3.2节。实验程序为例节。实验程序为例4-21，设计流程参考本章。，设计流程参考本章。(3) 实验内容实验内容1：根据：根据5.1节在节在Quartus

19、II上对例上对例4-21进行编辑、编译、综合、适配、进行编辑、编译、综合、适配、仿真。说明例中各语句的作用。给出其所有信号的时序仿真波形，根据波形详细仿真。说明例中各语句的作用。给出其所有信号的时序仿真波形，根据波形详细描述此设计的功能特点，包括描述此设计的功能特点，包括RST、EN、LOAD、DATA，CLK等信号等异步和同等信号等异步和同步特性。查阅编译后的计数器的时序特点，从时序仿真图和编译报告中了解计数步特性。查阅编译后的计数器的时序特点，从时序仿真图和编译报告中了解计数时钟输入至计数数据输出的延时情况，包括设定不同优化约束后的改善情况；以时钟输入至计数数据输出的延时情况，包括设定不同

20、优化约束后的改善情况；以及当选择不同及当选择不同FPGA目标器件后的延时差距及毛刺情况，给出分析报告。目标器件后的延时差距及毛刺情况，给出分析报告。实验与设计实验与设计(4) 实验内容实验内容2：用不同方式锁定锁定以及硬件下载测试。引脚锁定后进行编译、：用不同方式锁定锁定以及硬件下载测试。引脚锁定后进行编译、下载和硬件测试实验。将实验过程和实验结果写进实验报告。硬件实验中，注意下载和硬件测试实验。将实验过程和实验结果写进实验报告。硬件实验中，注意测试所有控制信号和显示信号，包括测试所有控制信号和显示信号，包括RST、EN、LOAD、DATA等的同步、异步特等的同步、异步特性，进位信号等。时钟性

21、，进位信号等。时钟CLK换不同输入：手动有抖动或无抖动键输入，换不同输入：手动有抖动或无抖动键输入，1Hz或或4Hz时钟脉冲输入，这需要辅助实验板才能获得。辅助实验板的具体用法参考附录时钟脉冲输入，这需要辅助实验板才能获得。辅助实验板的具体用法参考附录1.2。第第8章将介绍如何硬件去抖动。章将介绍如何硬件去抖动。(5) 实验内容实验内容3：使用：使用SignalTap II对此计数器进行实时测试，流程与要求参考本章，对此计数器进行实时测试，流程与要求参考本章，给出报告。给出报告。(6) 实验内容实验内容4：从设计中去除：从设计中去除SignalTap II，要求全程编译后，将生成的，要求全程编

22、译后，将生成的SOF文件文件转变成用于配置器件转变成用于配置器件EPCS16/EPCS4的压缩的间接配置文件的压缩的间接配置文件*.jic，并使用，并使用USB-Blaster对实验板上的对实验板上的EPCS16/4进行编程，最后进行验证。编程和全程编译前，进行编程，最后进行验证。编程和全程编译前，按图按图5.7所示，设定所有控制和参数。所示，设定所有控制和参数。(7) 实验内容实验内容5：为此项设计加入一个可用于：为此项设计加入一个可用于SignalTap II采样的独立的时钟输入端采样的独立的时钟输入端CLK0。计数时钟可以低一点，而采样时钟可高一些，如选择。计数时钟可以低一点，而采样时钟

23、可高一些，如选择clock0=2MHz，而，而计数时钟计数时钟CLK可分别选择可分别选择256Hz、16384Hz、6MHz，并进行实时测试（对于，并进行实时测试（对于5E+系统，这些时钟要来自图系统，这些时钟要来自图F1-2的实验板）。的实验板）。实验与设计实验与设计(8) 实验内容实验内容6：建立一个原理图工程，将例：建立一个原理图工程，将例4-21文件变成图文件变成图5-57所示的所示的CNT10元元件。然后按照此图的连接方式完成设计。对此电路进行仿真，并说明此电路的功件。然后按照此图的连接方式完成设计。对此电路进行仿真，并说明此电路的功能特点。如何利用此电路设计一个不同模的计数器，或可

24、预置的分频器能特点。如何利用此电路设计一个不同模的计数器，或可预置的分频器? 最后在最后在开发板上硬件实现，验证分频情况。开发板上硬件实现，验证分频情况。实验与设计实验与设计(9) 实验报告：将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果实验报告：将实验原理、设计过程、编译仿真波形和分析结果、硬件测试结果写进实验报告。写进实验报告。对于对于5E+系统的演示，下载系统的演示，下载/KX_7C5EE+/EXPERIMENTs/EXP3_CNT10B/CNT10即可。此示例定义：（即可。此示例定义：（1）4位计数器显示数码是位计数器显示数码是LEDA；（；（2）进位显示是发光管）进位显示

25、是发光管D1；（；（3）时钟）时钟CLK控制：键控制：键K8（注意这（注意这8个键都未消抖动，按键后可能出现多个个键都未消抖动，按键后可能出现多个计数，消抖动技术于第计数，消抖动技术于第8章介绍）；（章介绍）；（4）使能控制）使能控制EN：键：键K7（按住此键，即禁止（按住此键，即禁止计数，此键也被定义为逻辑分析仪采样触发键）；（计数，此键也被定义为逻辑分析仪采样触发键）；（5）数据加载控制）数据加载控制LOAD：键：键K6（待加载的（待加载的4位数据由上方的拨码开关设定。由于是同步加载，操作时先按住键位数据由上方的拨码开关设定。由于是同步加载，操作时先按住键K6，再按一下时钟键，再按一下时钟

26、键K8，即加载，从数码管可以看到）；（，即加载，从数码管可以看到）；（6）清）清0控制控制RST：键：键K5。演示示例说明：本书对多数实验都给出了经硬件验证调试好的演示示例，目的就演示示例说明：本书对多数实验都给出了经硬件验证调试好的演示示例，目的就是为学习者能顺利完成实验验证或设计，有的示例的目的是希望能启发或引导读是为学习者能顺利完成实验验证或设计，有的示例的目的是希望能启发或引导读者完成更有创意的设计，其中一些示例尽管看上去颇有创意，但都不能说是最佳者完成更有创意的设计，其中一些示例尽管看上去颇有创意，但都不能说是最佳或最终结果。此外还有少数示例未给源代码，是考虑到非本书作者以外的设计者

27、或最终结果。此外还有少数示例未给源代码，是考虑到非本书作者以外的设计者的著作权，但这些示例仍能给读者在设计的可行性、创意、启迪和创新方面以宝的著作权，但这些示例仍能给读者在设计的可行性、创意、启迪和创新方面以宝贵的启示。示例分两部分，在文件夹贵的启示。示例分两部分，在文件夹/KX_7C5EE+/EXPERIMENTs/中的示例包含中的示例包含完整的源代码，并公开全部设计；而在文件夹完整的源代码，并公开全部设计；而在文件夹/KX_7C5EE+/DEMOs/中的设计，中的设计，仅供演示，未提供源代码。所有的示例演示操作都有详细说明，可分别参考对应仅供演示，未提供源代码。所有的示例演示操作都有详细说

28、明，可分别参考对应文件夹中的文件夹中的PDF文件。文件。 实验与设计实验与设计5-2 4选选1多路选择器设计实验多路选择器设计实验(1) 实验目的：进一步熟悉实验目的：进一步熟悉Quartus II的的Verilog文本设计流程，组合电路的设计仿文本设计流程，组合电路的设计仿真和硬件测试。真和硬件测试。(2) 实验内容实验内容1：根据：根据5.1节的流程，利用节的流程，利用Quartus II完成完成4选选1多路选择器（例多路选择器（例4-1）的文本编辑输入的文本编辑输入(MUX41a.v)和仿真测试等步骤，给出图和仿真测试等步骤，给出图4-2所示的仿真波形。所示的仿真波形。(3) 实验内容实

29、验内容2：在实验系统上硬件测试，验证此设计的功能。对于引脚锁定以及：在实验系统上硬件测试，验证此设计的功能。对于引脚锁定以及硬件下载测试。建议选实验电路模式硬件下载测试。建议选实验电路模式5（附录图（附录图F2-4），用键），用键1(PIO0)控制控制s0；用；用键键2(PIO1)控制控制s1；A、B、C和和D分别接来自不同的时钟或键；输出信号接蜂鸣器分别接来自不同的时钟或键；输出信号接蜂鸣器（5E+板的引脚标于板上，是板的引脚标于板上，是11）。最后进行编译、下载和硬件测试实验（通过选）。最后进行编译、下载和硬件测试实验（通过选择键择键1、键、键2，控制，控制s0、s1，可使蜂鸣器输出不同音

30、调）。，可使蜂鸣器输出不同音调）。(4) 实验内容实验内容3：对：对Verilog不同描述方式的不同描述方式的4选选1多路选择器进行硬件实验，比较它多路选择器进行硬件实验，比较它们的特性。们的特性。(5) 实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报真分析、硬件测试和详细实验过程；给出程序分析报告、仿真波形图及其分析报告。告。对于对于5E+系统的演示，下载系统的演示，下载/KX_7C5EE+/EXPERIMENTs/EXP0_MUX4

31、1/MUX41B。分别按下或放开键。分别按下或放开键K1，K2，蜂鸣器将发出，蜂鸣器将发出4种不同声音。种不同声音。 实验与设计实验与设计5-3 用原理图输入法设计用原理图输入法设计8位全加器位全加器(1) 实验目的：熟悉利用实验目的：熟悉利用Quartus II的原理图输入方法设计简单组合电路，掌握层次的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个化设计的方法，并通过一个8位全加器的设计把握利用位全加器的设计把握利用EDA软件进行原理图输入方软件进行原理图输入方式设计的详细流程。式设计的详细流程。(2) 实验原理：一个实验原理：一个8位全加器可以由位全加器可以由8个个5.

32、5.1节介绍的节介绍的1位全加器构成，加法器间的位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最与相邻的高位加法器的最低进位输入信号低进位输入信号cin相接。相接。(3) 实验内容实验内容1：按照：按照5.5.1节完成半加器和节完成半加器和1位全加器的设计，包括原理图输入、编位全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。键符号入库。键1、键、键2、键、键3(

33、PIO0/1/2)分别接分别接ain、bin、cin；发光管；发光管D2、D1(PIO9/8)分别接分别接sum和和cout。对于。对于5E+系统，可用拨码开关作为输入信号发生器，系统，可用拨码开关作为输入信号发生器，输出用发光管显示。输出用发光管显示。(4) 实验内容实验内容2，建立一个更高层次的原理图设计，利用以上获得的，建立一个更高层次的原理图设计，利用以上获得的1位全加器构成位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。建议选择电路模式位全加器，并完成编译、综合、适配、仿真和硬件测试。建议选择电路模式1（附（附录图录图F2-2）；键）；键2、键、键1输入输入8位加数；

34、键位加数；键4、键、键3输入输入8位被加数；数码位被加数；数码6和数码和数码5显示显示加和；加和；D8显示进位显示进位cout。对于。对于5E+系统，须利用图系统，须利用图F1-2的辅助实验板上的的辅助实验板上的8位输出位输出信号加主板上的两个拨码开关作加法输入数据。信号加主板上的两个拨码开关作加法输入数据。(5) 实验报告：详细叙述实验报告：详细叙述8位加法器的设计流程；给出各层次的原理图及其对应的仿位加法器的设计流程；给出各层次的原理图及其对应的仿真波形图；给出加法器的时序分析情况，分析此加法器的工作速度；最后给出硬件真波形图；给出加法器的时序分析情况，分析此加法器的工作速度；最后给出硬件

35、测试流程和结果。测试流程和结果。实验与设计实验与设计5-4 十六进制十六进制7段数码显示译码器设计段数码显示译码器设计(1) 实验目的：学习实验目的：学习7段数码显示译码器的段数码显示译码器的Verilog设计和硬件验证。设计和硬件验证。(2) 实验原理：实验原理：7段数码是纯组合电路。通常的小规模专用段数码是纯组合电路。通常的小规模专用IC，如，如74或或4000系列的器系列的器件只能作十进制件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的。为了满足十六进制数的译码显示，最方便的方法就是以

36、输出表达都是十六进制的。为了满足十六进制数的译码显示，最方便的方法就是利用利用Verilog译码程序在译码程序在FPGA/CPLD中来实现。所以首先要设计一段程序。该程序中来实现。所以首先要设计一段程序。该程序可按照例可按照例4-1的的case语句表述方法，根据表语句表述方法，根据表5-3的真值表写的真值表写出程序。设输入的出程序。设输入的4位码为位码为A3:0，输出控制输出控制7段共阴数码管（图段共阴数码管（图5-59）的的7位数据为位数据为LED7S6:0。输出信。输出信号号LED7S的的7位分别接图位分别接图5-59的共的共阴数码管的阴数码管的7个段，高位在左，低个段，高位在左，低位在右

37、。例如当位在右。例如当LED7S输出为输出为“1101101”时，数码管的时，数码管的7个段个段g、f、e、d、c、b、a分别接分别接1、1、0、1、1、0、1；接有高电平的段发；接有高电平的段发亮，于是数码管显示亮，于是数码管显示“5”。这里没。这里没有考虑表示小数点的发光管，如果有考虑表示小数点的发光管，如果要考虑，需要增加段要考虑，需要增加段h，然后将，然后将LED7S改为改为8位输出。位输出。实验与设计实验与设计(3) 实验内容实验内容1：将设计好的：将设计好的Verilog译码器程序在译码器程序在Quartus II上进行编辑、编译、综上进行编辑、编译、综合、适配、仿真，给出其所有信

38、号的时序仿真波形。提示：设仿真激励信号时用输合、适配、仿真，给出其所有信号的时序仿真波形。提示：设仿真激励信号时用输入总线的方式给出输入信号仿真数据，仿真波形图如图入总线的方式给出输入信号仿真数据，仿真波形图如图5-58所示。所示。 (4)实验内容实验内容2：引脚锁定及硬件测试。若用附录：引脚锁定及硬件测试。若用附录1.4的的PK4系统实现，建议选择实验系统实现，建议选择实验电路模式电路模式6(参考图参考图F2-5)，用数码，用数码8显示译码输出显示译码输出(PIO46-PIO40)，键，键8、键、键7、键、键6和和键键5四位控制输入，硬件验证其工作性能。若是四位控制输入，硬件验证其工作性能。

39、若是5E+系统，输入码系统，输入码A3:0可锁定于上可锁定于上方的方的4位拨码开关（位拨码开关（Pin88、89、90、91），输出信号），输出信号LED7S6:0锁定于数码管锁定于数码管LEDC，对应的引脚示于左下角（，对应的引脚示于左下角（a、b、c、d、e、f、g、p分别对应分别对应Pin58、55、54、53、52、51、50、49。p对应小数点）。对应小数点）。实验与设计实验与设计(5) 实验内容实验内容3：用第：用第4章介绍的例化语句，按图章介绍的例化语句，按图5-60的方式连接成顶层设计电路的方式连接成顶层设计电路(用用Verilog表述表述)，图中的，图中的CNT4B是一个是一

40、个4位二进制加法计数器，即例位二进制加法计数器，即例4-20。模块。模块DECL7S即为以上的即为以上的7段译码设计文件。重复以上实验过程。注意图段译码设计文件。重复以上实验过程。注意图5-60中的中的tmp是是4位总线，位总线，led是是7位总线。位总线。 5E+系统上的系统上的3个数码管都是共阴数码管，其中两个（个数码管都是共阴数码管，其中两个（LEDA和和LEDB）已配有）已配有7段段16进制译码模块，所以直接输入进制译码模块，所以直接输入4位二进制数即可显示数据。位二进制数即可显示数据。LEDC没有译码模块。没有译码模块。 实验与设计实验与设计（6）实验报告：根据以上的实验内容写出实验

41、报告，包括程序设计、软件）实验报告：根据以上的实验内容写出实验报告，包括程序设计、软件编译、仿真分析、硬件测试和实验过程；设计程序、程序分析报告、仿真编译、仿真分析、硬件测试和实验过程；设计程序、程序分析报告、仿真波形图及其分析报告。波形图及其分析报告。对于对于5E+系统的演示，下载系统的演示，下载/KX_7C5EE+/EXPERIMENTs/EXP2_7S_DECODER/即可。此例定义：即可。此例定义：4位输入由上方的位输入由上方的4位拨码开关控制，显示数码管是位拨码开关控制，显示数码管是LEDC（注意此数码管是（注意此数码管是未译码的，与未译码的，与LEDA和和LEDB不同）。另外，下方

42、的拨码开关空闲时，都必不同）。另外，下方的拨码开关空闲时，都必须拨向左侧须拨向左侧H，因为它们与键复用），因为它们与键复用）实验与设计实验与设计5-5 原理图输入法设计原理图输入法设计8位十进制显示的频率计位十进制显示的频率计(1) 实验目的：熟悉原理图输入法中实验目的：熟悉原理图输入法中74系列等宏功能元件的使用方法，掌握系列等宏功能元件的使用方法，掌握更复杂的原理图层次化设计技术和数字系统设计方法。完成更复杂的原理图层次化设计技术和数字系统设计方法。完成8位十进制频率位十进制频率计的设计。此设计将会用到实验计的设计。此设计将会用到实验9-2。(2) 原理说明：利用原理说明：利用5.5节介绍

43、的节介绍的2位计数器模块，连接它们的计数进位，用位计数器模块，连接它们的计数进位，用四个计数模块就能完成一个四个计数模块就能完成一个8位有时钟使能的计数器；对于测频控制器的控位有时钟使能的计数器；对于测频控制器的控制信号，在仿真过程中应该注意它们可能的毛刺现象。最后按照设计流程制信号，在仿真过程中应该注意它们可能的毛刺现象。最后按照设计流程和方法即可完成全部设计。和方法即可完成全部设计。(3) 实验内容实验内容1：首先根据：首先根据5.5节完成节完成2位频率计的设计，包括各模块和顶层位频率计的设计，包括各模块和顶层系统的仿真测试，然后进行硬件测试，建议选择电路模式系统的仿真测试，然后进行硬件测

44、试，建议选择电路模式6（附录图（附录图F2-5）；）；数码数码2和和1显示输出频率值，待测频率显示输出频率值，待测频率F_IN接接clock0；测频控制时钟；测频控制时钟CLK接接clock2，若选择，若选择clock2=8Hz（如果实验系统无此时钟频率，可从其他频率（如果实验系统无此时钟频率，可从其他频率用用D触发器分频得到），门控信号触发器分频得到），门控信号CNT_EN的脉宽恰好为的脉宽恰好为1s。对于对于5E+系统，两位十进制输出显示可直接利用主板上的两个数码管显示。系统，两位十进制输出显示可直接利用主板上的两个数码管显示。但被测频率和频率计控制时钟都必须来自图但被测频率和频率计控制时钟都必须来自图F1-2的辅助实验板的辅助实验板A。实验与设