逻辑电路的设计加法器PPT课件

1、4.4.1 加法器加法器1 1 0 11 0 0 1+回顾：回顾：A=1101, B=1001, 计算计算A+B011010011请同学们思考以下两个问题:1、各位上的运算有何不同之处？2、只考虑某一位数相加，用逻辑电路实现，分别有几个输入端和输出端？加法器加法器第1页/共62页加法运算的基本规则加法运算的基本规则：（1）逢二进一。）逢二进一。（2）最低位是两个数最低位的叠加，不需）最低位是两个数最低位的叠加，不需考虑进位。考虑进位。（3）其余各位都是三个数相加，包括加数）其余各位都是三个数相加，包括加数、被加数和低位来的进位。、被加数和低位来的进位。（4）任何位相加都产生两个结果：本位和）任

2、何位相加都产生两个结果：本位和向高位的进位。向高位的进位。加法器加法器第2页/共62页1. 半加器半加器:实现最低位加运算的逻辑电路实现最低位加运算的逻辑电路.半加运算不考虑从低位来的进位半加运算不考虑从低位来的进位(1)逻辑转换逻辑转换A-加数；加数；B-被加数；被加数；S-本位和；本位和；C-进位。进位。ABCS0000010110011110真值表真值表加法器加法器(2)(2)列出真值表第3页/共62页S=AB+AB=A BC=ABABCS0000010110011110半加器半加器真值表真值表加法器加法器(3) 逻辑表达式第4页/共62页S=AB+AB=A BC=AB(4) 画半加器逻

3、辑电路图A&1BSC半加器ABSCABCSHA逻辑符号逻辑符号加法器加法器第5页/共62页2、一位全加器 An-加数；Bn-被加数；Cn-1-低位的进位；Sn-本位和；Cn-进位。逻辑转换逻辑转换逻辑状态表AnBnCn-1SnCn0000000110010100110110010101011100111111加法器加法器第6页/共62页加法器（加法器（3 3）1ii11i1iBASiiiiiiiiiCCBACBACBA)BA()B(Aii1ii1iiCC1iiiCBA1ii1i1i1iiiBAABBACiiiiiiCCBCAC1 - ii1 - iiiiCACBBAm(1,2,4,7)

4、m(3,5,6,7)表达式：表达式： ABCI000111100010111010 ABCI000111100001010111第7页/共62页画出逻辑图画出逻辑图(Cn表达式采用与非式表达式采用与非式)=1=1AnBnCn-1SnAnBnCn-1(An Bn)C n1Sn = Cn-1 (An Bn)C n = AnBn+Cn-1(An Bn) = AnBn Cn-1(An Bn)第8页/共62页逻辑符号逻辑符号AnBnCn-1SnCn COCI低位向本位的进位本位向高位的进位本位和本位加数 1AnBnCn-1SnCn CO CO加法器加法器讨论：由两个半加器可以构成一个一位全加器讨论：由两

5、个半加器可以构成一个一位全加器An BnAn BnAn BnAn Bn Cn-1(An Bn) Cn-1An Bn +(An Bn) Cn-1第9页/共62页全加器AnBnCn-1FnCn3、多位全加器例：用4个全加器构成一个4 位二进制加法器 C0C3A0A3A2A1B0B1B3B2F0F1F2F374LS83加法器加法器第10页/共62页加法器（加法器（5 5）u多位加法器多位加法器isic1icisic1icisic1icisic1ic0S1S2S3S0A0B1A1B2A2B3A3BC例例：四位串行进位加法器：四位串行进位加法器结构简单，加数、被加数并行输入，和数并行输出；结构简单，加数

6、、被加数并行输入，和数并行输出；各位全加器间的进位需串行传递，速度较慢。各位全加器间的进位需串行传递，速度较慢。串行进位加法器串行进位加法器并行进位加法器并行进位加法器特点特点第11页/共62页加法器（加法器（6 6）例例：四位并行进位加法器：四位并行进位加法器isic1icisic1icisic1icisic1ic0S1S2S3S0A0B1A1B2A2B3A3BC进位进位电路电路进位进位电路电路进位进位电路电路 各位的进位输出信号只各位的进位输出信号只与两个相加数有关，而与与两个相加数有关，而与低位进位信号无关。低位进位信号无关。第12页/共62页并行加法器的进位产生与传递 进位链的概念：并

7、行加法器中的每一个全加器都有一个从低位送来的进位输入和一个传送给高位的进位输出。我们把构成进位信号产生和传递的逻辑网络称为进位链。 进位链上每一位的进位表达式为： Ci=AiBi+(AiBi)Ci-1 设Gi=AiBi ，称为进位产生函数Pi=AiBi ，称为进位传递函数 进位表达式 Ci=Gi+PiCi-1第13页/共62页加法器（加法器（7 7）四位加法器各位的进位为：四位加法器各位的进位为：0G1000CPGC0111CPGC1222CPGC012122GPPGPG0123123233GPPPGPPGPG011GPG 2333CPGC第14页/共62页3 3、并行加法器的快速进位展开C1

8、=G1+P1C0 ；C2=G2+P2C1 ； ，Cn=Gn+PnCn-1 得关系式： C1=G1+P1C0 C2=G2+P2C1=G2+P2G1+P2P1C0 C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1C0 C4=G4+P4C3=G4+P4G3+P4P3G2+P4P3P2G1 +P4P3P2P1C0 以上进位输出只与Gi、Pi以及最低进位C0有关，而且不依赖于其低位进位Ci-1的输入，因此各级进位可以同时产生，形成并行进位。第15页/共62页串行进位的时间延迟FAFAFAC1C2Cn-1CnA1B1A2B2AnBnS1S2SnC0其中：C1=G1+P1C0 C2=G2+P

9、2C1 Cn=Gn+PnCn-1 串行进位的并行加法器，总的延迟时间正比于字长，字长越长，总延迟时间也越长。 若一位进位需2ty时间，完成n位进位就需要2nty. 要提高加法运算速度，必须改进进位方式。 第16页/共62页并行进位的特点 并行进位的特点是各级进位信号同时形成，与字长无关，提高了整体运算速度 。并行进位又叫先行进位。 最长延迟时间仅为2ty。 随着加法器位数的增加，Ci的逻辑表达式会变得越来越长，输入变量会越来越多，电路结构也会变得越来越复杂，导致电路实现也越来越困难。第17页/共62页加法器（加法器（8 8）例例1：设计一位全减器，并利用全加器实现。：设计一位全减器，并利用全加

10、器实现。全 减 器0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10011111001000011iAiB1 - iCiDiC真值表真值表如下：如下：低位借位低位借位1 - iC借位借位iC被减数被减数 iA减数减数 iB差差 iD解：解：逻辑式逻辑式为：为：1111iiiiCCCCiiiiiiiiiBABABABAD)BA()B(Aiiii11iiCC1iCiiBA1iCiiBA1111iiiiiCCCCCiiiiiiiiBABABABA11iiCCiiiiABBA第18页/共62页加法器（加法器（9 9）1iCiiBA1iiiCBA1 - ii1 - iii

11、iCACBBA和和/ /差差进位进位/ /借位借位全加器全加器全减器全减器11iiCCiiiiABBA全加器与全减器的全加器与全减器的比较比较：iSFAiAiBiC1iC11iDiC由全加器实现由全加器实现的全减器电路的全减器电路第19页/共62页加法器（加法器（1010）4A3A2A1A4B3B2B1B4S3S2S1S4C0C“1” 11111被减数被减数减数减数借位借位差差12341234NNNNAAAA1NNNNAAAA12341234例例2：利用四位全加器实现四位全减器。：利用四位全加器实现四位全减器。两个多位数相减，可以用补码相加来实现。 A-B=A+B补=A+B反+1第20页/共6

12、2页做减法时M=l，相当于在加法器的最低位上加1.另外图中左边还表示出单符号位法的溢出检测逻辑:当Cn=Cn-1时，运算无溢出;而当CnCn-1时，运算有溢出，经异或门产生溢出信号. 第21页/共62页例：用加法器实现两个8421BCD码十进制数加法运算。 在十进制运算时,当相加二数之和大于9时,便产生进位。在二数相加的和数小于等于9时,十进制运算的结果是正确的；而当相加的和数大于9时,结果不正确。 由于4位二进制数相加是逢十六进一，而8421码相加是逢十进一，用4位全加器构成8421码加法器时，必须解决“逢十六进一变成逢十进一”的问题。第22页/共62页“逢十六进一变成逢十进一”6+7=13

13、 加6修正 非法码8+9=17 加6 需要加6修正情况：和在1015之间， ：有进位Co。第23页/共62页 BCD（8421）码加法器电路设计 第24页/共62页第25页/共62页F0011用与非门实现时1323012301230123012301230123SSSSCSSSSSSSSSSSSSSSSSSSSSSSSCFOOOCSSSSF1323第26页/共62页3.3 3.3 常用的逻辑电路例：试用两片4 4位超前进位加法器74LS28374LS283构成一个8 8位加法器。解：低位芯片的高位进位输出端接高位芯片的低位进位输入端。高位低位第27页/共62页加法器的应用（加法器的应用（1 1

14、）用4位加法器构成余3码到8421码的转换器第28页/共62页第29页/共62页解：逻辑抽象输入变量：1 13 3号生产线以A A、B B、C C表示， 生产线开工为1 1，停工为0 0；输出变量：1 12 2号发电机以Y1Y1、Y2Y2表示，发电机启动为1 1，关机为0 0；逻辑真值表例1 1：某工厂有三条生产线，耗电分别为1 1号线10kW10kW，2 2号线20kW20kW，3 3号线30kW30kW，生产线的电力由两台发电机提供，其中1 1号机20kW20kW，2 2号机40kW40kW。试设计一个供电控制电路，根据生产线的开工情况启动发电机，使电力负荷达到最佳配置。 第30页/共62

15、页逻辑函数式ABCCBABCACBAY 1ABCCABCBABCACBAY 2卡诺图化简 1 1 1 1ABC0100011110Y Y1 1 ABC0100011110Y Y2 2 1 1 1 1 1 ABCY 2ABCY 2CBABCBAY 1与或式：CBABCBAY 1与非与非式：第31页/共62页逻辑电路图 1 1 1 A B C & 1 Y1 & & & 1 Y2 与或式 1 1 1 A B C & & Y1 & & & & Y2 与非与非式第32页/共62页例2：有一大水箱由Y YS S、Y YL L两

16、台水泵供水，水箱中设置了三个水位检测元件A A、B B、C C，如图所示。水面低于检测元件时，检测元件输出高电平，水面高于检测元件时，检测元件输出低电平。现要求水位超过C C点时，Y YS S、Y YL L停止工作；水位低于C C点但高于B B点时，Y YS S单独工作；水位低于B B点但高于A A点时，Y YL L单独工作；水位低于A A点时，Y YS S、Y YL L同时工作。试设计此控制电路。 解：逻辑抽象输入变量：水位检测元件以A A、B B、C C表示，低于检测元件为1 1，高于为0 0；输出变量：水泵以Y YS S、Y YL L表示，水泵工作为1 1，不工作为0 0；Y YS SY

17、 YL LB BA AC C示意图逻辑真值表第33页/共62页卡诺图化简 ABC0100011110Y YL L ABC0100011110Y YS SBYL CBAYS 1 1 1 1 逻辑电路图 1 A B C & 1 YL YS 第34页/共62页3：用与非门设计一个举重裁判表决电路。设举重比赛有3 3个裁判，一个主裁判和两个副裁判。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明举重成功。解：逻辑抽象输入变量：主裁判为A A，副裁判为B B、C C。判明成功为1 1，失败为0 0；输出变量：举重成功与否用变量Y Y表示，成功为1 1，失败为0 0；逻辑真值表第3

18、5页/共62页卡诺图化简 ABC0100011110Y YACABACABACABY 1 11逻辑电路图ABACY&第36页/共62页例4.设计一个交通信号灯的控制电路，每组信号由红、黄、绿三盏灯组成。正常情况下，任何时刻只有一盏灯亮，出现故障，控制电路发出故障信号。解：（1）设输入变量红、黄、绿为R、A、G；灯亮为1，灭为0；故障信号为输出变量Z，正常工作Z为0，发生故障Z为1。(2)写出逻辑函数式RAGGRAGARAGRGARZR A G Z0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 10010111第37页/共62页（3）化简为最简与或式R

19、A G Z0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1 10010111RAGGRAGARAGRGARZRGRAAGGARZRGRAAGGARZRGRAAGGARZ（4）用与非门实现，变换为与非-与非表达式，将最简与或式两次求反。第38页/共62页5.数值比较器 比较两个数字的大小（1）1位数值比较器 有三种可能AB A=1 B=0 AB AB YAB3 A3B2 A3=B3 A2B1 A3=B3 A2=B2 A1B0 A3=B3 A2=B2 A1=B1 A0B0 A3=B3 A2=B2 A1=B1 A0=B0 1 0 0 A3=B3 A2=B2 A1=B1

20、 A0=B0 0 1 0A3=B3 A2=B2 A1=B1 A0=B0 0 0 1 1 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 1(2)多位数值比较器两个位二进制数比较 A3A2A1A0 =1000 B3B2B1B0 =0111 第40页/共62页第41页/共62页 16 15 14 1 3 12 11 10 9 74L S85 1 2 3 4 5 6 7 8 VCC A3 B2 A2 A1 B1 A0 B0 B3 AB AB A=B AB AB ABB A A=B=B A ABB A=B AB A=B AB)

21、 和I(AB)接。例：用两片74LS85组成一个位数值比较器第43页/共62页 电路的速度要求 门电路扇入和扇出系数的限制 电路的级数越多，信号通过该电路的延时越大，为了满足电路的速度要求，除提高每个门电路的速度外，另一个办法是压缩电路的级数，以减少传输延时，压缩级数后每个门电路的平均输入端口数和输出负载门电路数通常会增加，这要求设计人员在速度要求和扇入扇出限制之间进行折衷 。考虑级数的线路设计 第44页/共62页电路：压缩级数有时会使电路的实现复杂性提高，提高电路速度有时是要有代价的。 第45页/共62页DBCBDACAFDBCBDACADCBAFCDABFCDABFCDABF)(与、或电路

22、与或非电路与非电路求反后与或非电路第46页/共62页展开压缩法通常使表达式变繁，电路实现复杂性增加。我们以全加器为例加以说明 与或非门实现的一位全加器电路 11111)()()(iiiiiiiiiiiiiiiiiiiiiiCBABACBABACBABACBACBAS11)(iiiiiiiiiiiiiCBABABACBABAC第47页/共62页3.5 3.5 组合逻辑电路中的竞争与冒险 一、竞争与冒险现象 在组合电路中，某一输入变量经不同途径传输后，由于门电路的传输延迟时间的不同，则到达电路中某一会合点的时间有先有后，这种现象称为竞争。1A&FFAAtpd 由于竞争而使电路输出出现不符合

23、门电路稳态下的逻辑功能的现象，即出现了尖峰脉冲（毛刺），这种现象称为冒险。0AAF 正脉冲“1”1”型冒险第48页/共62页3.5 3.5 组合逻辑电路中的竞争与冒险 1&BACF1AAtpdABACFCAABF ABAC1AAF 当B=C=1B=C=1时，注意：竞争的存在不一定都会产生冒险（毛刺）。由于不同的传输路径的门电路的延迟造成的竞争 自竞争。负脉冲“0”0”型冒险第49页/共62页3.5 3.5 组合逻辑电路中的竞争与冒险 &ABYABY 由于门电路的两个输入信号同时向相反的电平跳变时有时间差造成的竞争 互竞争。第50页/共62页 一个变量以原变量和反变量出现在逻辑函

24、数F F中时，则该变量是具有竞争条件的变量。如果消去其他变量（令其他变量为0 0或1 1），留下具有竞争条件的变量，若函数出现则产生负的尖峰脉冲的冒险现象，“0”0”型冒险；若函数出现则产生正的尖峰脉冲的冒险现象，“1”1”型冒险。 3.5 3.5 组合逻辑电路中的竞争与冒险 二、竞争冒险现象的检查方法1. 1. 代数识别法AAF AAF 第51页/共62页3.5 3.5 组合逻辑电路中的竞争与冒险 CAABY ”型型冒冒险险存存在在“时时，当当0 AAY1CB 例：用代数识别法检查竞争冒险现象。解：A A是具有竞争条件的变量。第52页/共62页3.5 3.5 组合逻辑电路中的竞争与冒险 CA

25、BAACY 例：用代数识别法判断电路是否存在冒险现象。解：A A和C C是具有竞争条件的变量。型冒险型冒险存在存在变量变量时，时，当当0A AAY1CB 变量C C不存在冒险现象。第53页/共62页3.5 3.5 组合逻辑电路中的竞争与冒险 如果两卡诺圈相切，而相切处又未被其它卡诺圈包围，则可能发生冒险现象。如图，图上两卡诺圈相切，当输入变量ABCABC由011011变为111111时，Y Y从一个卡诺圈进入另一个卡诺圈，若把圈外函数值视为0 0，则函数值可能按 1- 0 -11- 0 -1 变化，从而出现毛刺。2. 2. 卡诺图识别法ABC0100011110Y Y1111CAABY 第54页/共62页 毛刺很窄，因此常在输出端对地并接滤波电容C C，或在本级输出端与下级输入端之间，串接一个积分电路，可将尖峰脉冲消除。但C C或R R、C C的引入会使输出波形边沿变斜，故参数要选择合适，一般由实验确