六十秒倒计时

1、六十秒倒计时六十秒倒计时一、分化设计要求一、分化设计要求二、二、设计计划路线设计计划路线三、软件设计三、软件设计四、调试四、调试五、实现五、实现一、分化设计要求一、分化设计要求1 1、实现数码管连续显示数字、实现数码管连续显示数字2 2、实现在数码管上显示组合、实现在数码管上显示组合00003 3、在数码管上逆序显示、在数码管上逆序显示0000至至5959这这6060种组合种组合4 4、实现、实现6060种组合每秒钟按相应数字显示种组合每秒钟按相应数字显示5 5、由于硬件要求是数码管所有相同段并联，、由于硬件要求是数码管所有相同段并联， 所以所以要求要求利用计数分时扫描的方法利用计数分时扫描的

2、方法二、设计计划路线二、设计计划路线1 1、采用层次性设计中自顶向下混、采用层次性设计中自顶向下混合设计。合设计。释义：所谓自顶向下的释义：所谓自顶向下的设计方法，是指设计电设计方法，是指设计电子系统先从系统最抽象子系统先从系统最抽象的层次出发，作高层次的层次出发，作高层次仿真，经过仿真验证后仿真，经过仿真验证后再经整体规划再经整体规划(Floor (Floor Planning)Planning)将系统行为操将系统行为操作分为多个子系统。作分为多个子系统。 由由刚才的设计要求可知我们刚才的设计要求可知我们需要译码输出模块，以显示需要译码输出模块，以显示数不断变化的数字，并需要数不断变化的数字

3、，并需要计数器产生计数器产生60种相对于译码种相对于译码器的输入信号，我们这里采器的输入信号，我们这里采用减计数器模块，计数器需用减计数器模块，计数器需要要1Hz脉冲，所以要有脉冲，所以要有3MHz转转1Hz的分频器的分频器计数计数分时扫描模块分时扫描模块由于以下硬件电路的接法，所以采用计数分时，即用计数器由于以下硬件电路的接法，所以采用计数分时，即用计数器的不同计数区段来区分每一显示位的显示，要求每位显示时的不同计数区段来区分每一显示位的显示，要求每位显示时间小于间小于24分之分之1秒，这样在视觉上可以达到组数码管同时显秒，这样在视觉上可以达到组数码管同时显示不同的数；（利用视觉暂留）示不同

4、的数；（利用视觉暂留）3、软件设计LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;- Entity DeclarationENTITY counter60 IS- ALTERA_IO_BEGIN DO NOT REMOVE THIS LINE!PORT(reset : IN STD_LOGIC;en : IN STD_LOGIC;clk1h: IN STD_LOGIC;q : OUT STD_LOGIC_VECTOR(5 downto 0);- ALTERA_IO_END DO NOT REMOV

5、E THIS LINE!END counter60;减计数器模块减计数器模块ARCHITECTURE counter60_architecture OF counter60 ISsignal q1: STD_LOGIC_VECTOR(5 downto 0);BEGINprocess(clk1h,en,reset)beginif en=1 then if (clk1hevent and clk1h=1)then if q10 then q1=q1-1; else q1=111011; end if; end if; end if;end process;q=29999 then tout=0;

6、else tout=tout+1; end if;if tout=14999 thentout2=1;else tout2=99 then tout1=0;else tout1=tout1+1;end if;if tout1=49 then fp1=1;else fp1=0; end if;end if;end process;clk1=fp1;END fpq_architecture;分频器模块分频器模块LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;- Entity DeclarationEN

7、TITY jishu1000 IS- ALTERA_IO_BEGIN DO NOT REMOVE THIS LINE!PORT(rst : IN STD_LOGIC;clk100m : IN STD_LOGIC;kai:IN STD_LOGIC;s : OUT STD_LOGIC_VECTOR(9 downto 0);- ALTERA_IO_END DO NOT REMOVE THIS LINE!END jishu1000;- Architecture BodyARCHITECTURE jishu1000_architecture OF jishu1000 ISsignal s1:std_lo

8、gic_vector(9 downto 0);BEGINprocess(clk100m,rst,kai)beginif kai=1 then if clk100mevent and clk100m=1 then if s10100000000 then s1=s1+1; else s1=0000000000; end if; end if;end if;end process;s if (jishu100=0010000000) then if(jishu100=0100000000) then de=0010000 ; dig=10;-9 end if; end if; if (jishu1

9、00=0010000000)then de=0010010 ;dig if (jishu100=0010000000) then if(jishu100=0100000000) then de=0000000 ; dig=10;-8 end if; end if; if (jishu100=0010000000)then de=0010010 ;digif (jishu100=0010000000) then if(jishu100=0100000000) then de=1111000 ;digif (jishu100=0010000000) then if(jishu100=0100000

10、000) then de=0010010 ; dig=10; -5 end if; end if; if(jishu100=0010000000) then de=0010010 ; digif (jishu100=0010000000) then if(jishu100=0100000000) then de = 0011001 ; dig=10; -4 end if; end if; if(jishu100=0010000000) then de=0010010 ; dig=01; -5 end if; if (jishu100=0010000000)then de=0010010 ;di

11、gif (jishu100=0010000000) then if(jishu100=0100000000) then de=0000010 ; dig=10; -6 end if; end if; if(jishu100=0010000000) then de=0010010 ; digif (jishu100=0010000000) then if(jishu100=0100000000) then de= 0110000 ; dig=10; -3 end if; end if; if(jishu100=0010000000) then de=0010010 ; digif (jishu100=0010000000) then if(jishu100=0100000000) then de= 0100100 ; dig=10; -2 end if; end if; if(jishu100=0010000000) then de=0010010 ;digif (jish