同步时序逻辑电路的设计

1、状态状态 化简化简 状态状态 分配分配 同步时序逻辑电路的设计是同步时序逻辑电路的设计是分析的逆过程分析的逆过程, ,其任务是根据实其任务是根据实际逻辑问题的要求，设计出能际逻辑问题的要求，设计出能实现给定逻辑功能的电路。实现给定逻辑功能的电路。 逻逻辑抽象辑抽象建立建立原始原始状态图状态图和和状态表状态表选择选择 触发器触发器类型类型 确定确定 激励方程组激励方程组 和和 输出方程组输出方程组 画出画出 逻辑图并逻辑图并检查自启检查自启动能力动能力 CP X 1J C1 1K 1J C1 1K =1 Q1 “1” Q2 Y & Q2 Q1 FF1 FF2 2.定义输入定义输入 输出逻

2、辑状态和每个电路状态的含义输出逻辑状态和每个电路状态的含义3.按题意建立原始转换图或状态状态表。按题意建立原始转换图或状态状态表。1.确定输入确定输入 输出变量及电路的状态数输出变量及电路的状态数1、逻辑抽象、逻辑抽象_建立原始状态图或状态表建立原始状态图或状态表；2、状态化简、状态化简-求出最简状态图求出最简状态图 ；合并等价状态，消去多余状态的过程称为状态化简合并等价状态，消去多余状态的过程称为状态化简等价状态：等价状态：在相同的输入下有相同的在相同的输入下有相同的输出，并转换到同一个次态去的两个输出，并转换到同一个次态去的两个状态称为等价状态。状态称为等价状态。 1/S0 S1 S3 S

3、2 1/0/1/1/0/0/0/3、状态编码（状态分配）；、状态编码（状态分配）；4、选择触发器的类型、选择触发器的类型6、画出逻辑图并检查自启动能力。、画出逻辑图并检查自启动能力。122nnM（M:状态数状态数;n:触发器的个数）触发器的个数）给每个状态赋以二进制代码的过程。给每个状态赋以二进制代码的过程。根据状态数确定触发器的个数，根据状态数确定触发器的个数，5、求出电路的激励方程和输出方程、求出电路的激励方程和输出方程 ；画原始状态图画原始状态图 数据数据 检测检测 器器XZCP电路框图电路框图例例1设计一个串行数据检测器。电路的输入信号设计一个串行数据检测器。电路的输入信号X是与时钟是

4、与时钟脉冲同步的串行数据，其时序关系如下图所示。输出信脉冲同步的串行数据，其时序关系如下图所示。输出信号为号为Z；要求电路在；要求电路在X信号输入出现信号输入出现110序列时，输出信序列时，输出信号号Z为为1，否则为，否则为0。6.3.2 6.3.2 同步时序逻辑电路设计举例同步时序逻辑电路设计举例Z 1 1 0 0 1 0 1812345676 CP A 原始状态图原始状态图 数据数据 检测检测 器器AZCPa 初始状态初始状态;B A输入输入1后后;C A输入输入11后后;D A输入输入110后。后。 2.2.）定义输入）定义输入 输出逻辑状态和每个电路状态的含义；输出逻辑状态和每个电路状

5、态的含义；3.）按题意画出状态转换图或列出电路的状态表。）按题意画出状态转换图或列出电路的状态表。1 1. .）确定输入、输出变量及电路的状态数）确定输入、输出变量及电路的状态数: :输入输入变量：变量：A Aabcd0/01/00/01/01/00/10/01/01 1、逻辑抽象建立原始状态图或状态表、逻辑抽象建立原始状态图或状态表. . 状态数：状态数：4 4个个输出输出变量：变量：Z Z列出原始列出原始状态转换表状态转换表现态现态次态次态/输出输出A=0A=1aa / 0b / 0ba / 0c / 0cd/ 1c/ 0da/ 0b/ 0abcd0/01/00/01/01/00/10/0

6、1/0现态现态次态输出次态输出A=0A=1aa/ 0b /0ba / 0c/0ca/1c /0abcd0/01/00/01/01/00/13 3、状态、状态分配分配令令 a = 00，b = 01，c = 11， 0/0 1/0 0/1 1/0 1/0 0/0 00 11 01 现态现态Q1Q0Q1n+1 Q0n+1 YA=0A=10000 / 001 /00100 / 011 /01100 / 111 /04 4、选择触发器的类型选择触发器的类型触发器个数触发器个数: : 两个。两个。 类型：采用类型：采用对对 CP 下降沿敏感的下降沿敏感的JK 触发器。触发器。abcd0/01/00/01

7、/01/00/1现态现态Q1Q0Q1n+1 Q0n+1 YA=0A=10000 / 001 /00100 / 011 /01100 / 111 /0 1 0 J=XK=1J=1K=XJ=XK=0J=0K=XnQ1nQ01+1nQ1+0nQ状态转换真值表及激励信号状态转换真值表及激励信号K0J0K1J1激励信号激励信号YA0000000000101001010000 0100111101 0110001111111100 0 0 1 0 J1 A Q1 n Q0 n nQ1nQ01+1nQ1+0nQK0J0K1J1激励信号激励信号YA0000000000101001010000 01001111

8、01 0110001111111100 AQY1 0 1 K1 A Q1 n Q0 n 0 0 0 0 0 1 Y A Q1 n Q0 n 0 1 0 1 0 1 J0 K0 A Q1 n Q0 n A Q1 n Q0 n （ J1、 K1、 J0、 K0、Y为为A和触发器和触发器初态的函数初态的函数 ）AJ 0AK 0AQJ01 AK 1 FF0 FF1 & & 1 A CP C1 1J 1K C1 1J 1K Y Q0 Q1 AQY1 AJ 0AK 0AQJ01 AK 1 0 0 0 0 0 1 Y A Q1 n Q0 n AQY1 AJ 0AK 0AQJ01 AK 11Q

9、0Q01 J11 K011 nQ00 J10 K010 nQ1 Y01 J01 K111 nQ10 J00 K110 nQ0 Y100001110/01/00/01/01/00/10/11/0 0 0 0 0 0 1 Y A Q1 n Q0 n AQY1 AQQY01 FF0 FF1 & & 1 A CP C1 1J 1K C1 1J 1K Y Q0 Q1 AQY1 AQQY01 用Verilog描述状态机(Highly-encoded)1 reg1:0 state; parameter S0=2b00, S1=2b01, S2=2b11;always(negedge CP)

10、begin case(state) S0: if(!X) begin state = S0; Z = 0; end else begin state = S1; Z = 0; end S1: if(!X) begin state = S0; Z = 0; end else begin state = S2; Z = 0; end S2: if(!X) begin state = S0; Z = 1; end else begin state = S2; Z = 0; end default : begin state = S0; Z = 0; end endcaseend 用Verilog描述

11、状态机(One-hot) reg2:0 state; parameter S0=3b001, S1=3b010, S2=3b100;always(negedge CP) begin case(state) S0: if(!X) begin state = S0; Z = 0; end else begin state = S1; Z = 0; end S1: if(!X) begin state = S0; Z = 0; end else begin state = S2; Z = 0; end S2: if(!X) begin state = S0; Z = 1; end else begi

12、n state = S2; Z = 0; end default : begin state = S0; Z = 0; end endcaseend 用Verilog描述状态机(One-hot)2 reg2:0 state;reg2:0 new_state;reg new_Z;parameter S0=3b001, S1=3b010, S2=3b100;always(X) begin case(state) S0: if(!X) begin new_state = S0; new_Z = 0; end else begin new_state = S1; new_Z = 0; end defa

13、ult : begin new_state = S0; new_Z = 0; end endcaseend 用Verilog描述状态机(One-hot)always(negedge CP)begin state = new_state; Z = new_Z;end设计一个串行数据检测器。电路的输入信号设计一个串行数据检测器。电路的输入信号X是与时钟是与时钟脉冲同步的串行数据，输出信号为脉冲同步的串行数据，输出信号为Z；要求电路在；要求电路在X信号信号输入出现输入出现101序列时，输出信号序列时，输出信号Z为为1，否则为，否则为0。要求以。要求以下列下列3种方式画出状态转换图。种方式画出状态转换

14、图。1、可重叠、可重叠2、不可重叠、不可重叠3、以、以3个数据为一组个数据为一组6.3.2 6.3.2 同步时序逻辑电路设计举例同步时序逻辑电路设计举例 0/0 0/0 b c g d f 0/0 0/0 0/0 0/0 1/1 1/1 1/1 1/0 1/0 1/0 0/0 e a 1/1 0/0 0/0 b c g d f 0/0 0/0 0/0 0/0 1/1 1/1 1/1 1/0 1/0 1/0 0/0 e a 1/1 原始状态表原始状态表现态现态（Sn）次态次态/ /输出输出（Sn+1/Y）A=0A=1aa / 0b / 0bc / 0d / 0ca / 0d / 0de / 0f

15、 / 1ea / 0f / 1fg / 0f / 1ga / 0f / 11、列出原始状态表、列出原始状态表第一次化简状态表第一次化简状态表现态现态（Sn）次态次态/ /输出输出（Sn+1/Y）A=0A=1aa / 0b / 0bc / 0d / 0ca / 0d / 0de / 0f / 1ea / 0f / 1fg / 0f / 1ga / 0f / 1现态现态（Sn）次态次态/ /输出输出（Sn+1/Y）A=0A=1aa / 0b / 0bc / 0d / 0ca / 0d / 0de / 0f / 1ea / 0f / 1fe / 0f / 1现态现态（Sn）次态次态/ /输出输出（S

16、n+1/Y）A=0A=1aa / 0b / 0bc / 0d / 0ca / 0d / 0de / 0d / 1ea / 0d / 1最简的化简状态表最简的化简状态表解：据题意可直接由波形图解：据题意可直接由波形图1、画出电路状态图。、画出电路状态图。 000 /Y /0 011 /0 /1 /0 010 Q2Q1 Q0 /0 001 100 2、确定触发器的类型和个数确定触发器的类型和个数触发器类型：上升沿触发的触发器类型：上升沿触发的JK边沿触发器。边沿触发器。 例例2:试设计一个同步时序电路，要求电路中触发器试设计一个同步时序电路，要求电路中触发器Q0、Q1、Q2及输出及输出Y端的信号与

17、端的信号与CP时钟脉冲信号波形满足下时钟脉冲信号波形满足下图所示的时序关系。图所示的时序关系。000100010110000001触发器个数：触发器个数： 3个个 3、求出电路的激励方程和输出方程求出电路的激励方程和输出方程 ；Y CP Q1 Q2 Q0 1 0 J=XK=1J=1K=XJ=XK=0J=0K=X10000010001110011001000101000100000 YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n 00 01 11 10 0 0 0 1 1 0 1 XX XJ2 Q1nQ0n Q2nX 00 01 11 10 0 X X X 1 1X XK2 Q1nQ0n Q

18、2nXX10000010001110011001000101000100000 YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n21K 201Q QnnJ K0=102QnJ J1=Q0nK1=Q0nJ1J2J0K2K1K00 X0 X0 X1 XX 10 X1 XX 0X 10 X1 XX 11 XX 10 X 求激励方程的第二种求激励方程的第二种方法方法 000 /Y /0 011 /0 /1 /0 010 Q2Q1 Q0 /0 001 100 求状态方程：求状态方程： Q2nQ1nQ0nQ2n+1Q1n+1Q0n+1 Y000001000101000100110011100010000

19、01 00 01 11 10 0 0 0 1 0 1 0 Q1nQ0n Q2n 00 01 11 10 0 0 1 0 1 1 0 Q1nQ0n Q2n 00 01 11 10 0 1 0 0 1 1 0 Q1nQ0n Q2n Q2n+1 Q1n+1 Q0n+1 nnn0210QQQ nnnn20112QQQQ nnnnn010111QQQQQ 110101QQ QQ QnnnnnK0=1J1=Q0n (3)(3) 画出逻辑图画出逻辑图 CP 1J C1 1K 1 Q0 Q0 Q2 1J C1 1K Q1 1J C1 1K Q1 FF0 FF1 FF2 & 1 Y 120120122Q

20、Q Q QQ Q Q0 Qnnnnnnnn201Q QnnJ K2 = 102QnJ K1=Q0n2QnY 输出方程输出方程: :nnnQKQJQ000010 nnnQKQJQ111111 nnnQKQJQ222212 1020QQQnnn+0.Q0n（4 4）检查自启动能力）检查自启动能力 000 /0 100 011 /0 001 /1 /0 010 /0 101 111 110 /0 /0 /0 电路具备自启动能力电路具备自启动能力 10000010001110011001000101000100000 YQ0n+1Q1n+1Q2n+1Q0nQ1nQ2n000100111110011110101 0 0 01020QQQnnn110101QQ QQ Qnnnnn12012QQ Q