计算机基础课件第5章_存储器技术

1、第第5 5章章 存储器技术存储器技术 教学目标重点掌握微型计算机系统存储器接口方法；半导体重点掌握微型计算机系统存储器接口方法；半导体存贮器的分类及用途；掌握静、动态存贮器的分类及用途；掌握静、动态RAMRAM，ROMROM的结的结构特点。构特点。 教学内容5.1 5.1 半导体存储器半导体存储器5.25.2 半导体存储器接口的基本技术半导体存储器接口的基本技术5.1 半导体存储器半导体存储器存储器是计算机中存储计算程序、原始数据及中间存储器是计算机中存储计算程序、原始数据及中间结果的设备。通常，系统程序预先存储在磁盘和光结果的设备。通常，系统程序预先存储在磁盘和光盘中，运行时需调入内存方能被

2、计算机执行。而用盘中，运行时需调入内存方能被计算机执行。而用户的应用程序则是通过键盘直接输入内存。因此可户的应用程序则是通过键盘直接输入内存。因此可以说，所以的程序只有在装入内存后，才能被以说，所以的程序只有在装入内存后，才能被CPU执行。执行。一、概念及术语一、概念及术语存储器存储器:存放程序和数据的部件存放程序和数据的部件内存内存(主存储器主存储器):直接连接总线上，通常由半导体存储器组成。直接连接总线上，通常由半导体存储器组成。外存外存(辅助存贮器辅助存贮器):经接口电路与总线相连接，存放永久保存的程经接口电路与总线相连接，存放永久保存的程序和数据序和数据,通常指磁盘、磁带、光盘等。通常

3、指磁盘、磁带、光盘等。概念及术语概念及术语字节：字节：8位存储单元组成的一个基本存储单元。位存储单元组成的一个基本存储单元。字：字：CPU的字长组成的一个存储单元。的字长组成的一个存储单元。字长：字的二进制位数。字有字长：字的二进制位数。字有4位、位、8位、位、16位、位、32位、位、64位等。位等。芯片存储容量：存储芯片容纳的二进制信息量。芯片存储容量：存储芯片容纳的二进制信息量。存储容量存储容量=字数字数位数位数二、二、半导体存贮器的分类半导体存贮器的分类 半导半导体存体存储器储器 RAMROM存取方式分 双极性MOS静态静态动态动态电路结构分 掩膜ROMPROMEPROMEEPROM电路

4、结构分 1、双极型、双极型RAM与与MOSRAM的比较的比较双极型双极型RAMn晶体管为基本存储电路元件。晶体管为基本存储电路元件。n集成度较低，功耗大，成本高。集成度较低，功耗大，成本高。n存取速度高，如存取速度高，如L1，L2缓存。缓存。MOSRAMn工艺简单、成本低工艺简单、成本低n集成度高、功耗低集成度高、功耗低n存取速度不如双极性存取速度不如双极性2、静态、静态RAM(SRAM)n基本存储电路由基本存储电路由6管管构成构成n集成度高于双极型，集成度高于双极型，低于动态低于动态RAMn功耗比双极型低，但功耗比双极型低，但比动态比动态RAM高高n不需要刷新不需要刷新 行选通线位线 列选通

5、线 D DVDD(5V)VGGT4T3T6T5T2T1Vss(0V)3、动态、动态RAM(DRAM)n基本存储电路由单管电路基本存储电路由单管电路组成，电容存储电荷保存组成，电容存储电荷保存信息。信息。 n集成度高。集成度高。n功耗比静态功耗比静态RAM低，价格低，价格比静态比静态RAM便宜。便宜。n因动态存储器靠电容来存因动态存储器靠电容来存储信息，存在泄漏电流，储信息，存在泄漏电流，故要求刷新，通常要求每故要求刷新，通常要求每隔隔2ms刷新一遍。刷新一遍。 数据线字选择CTCD4、只读存储器、只读存储器ROMn掩模掩模ROM这种这种ROM是在制作集成电路时，用定做的掩模进是在制作集成电路时

6、，用定做的掩模进行编程的。制造完毕，存储器的内容就被固定下来，行编程的。制造完毕，存储器的内容就被固定下来，只能读，不能改变。只能读，不能改变。 n可编程序的只读存储器可编程序的只读存储器PROM允许用户对它进行一次性的编程。允许用户对它进行一次性的编程。只读存储器只读存储器ROMn可擦除的可擦除的EPROM能够进行多次改写的能够进行多次改写的ROM称为称为EPROM。且需要专。且需要专用的用的EPROM写入器。擦除时需用紫外线光源照射。写入器。擦除时需用紫外线光源照射。n电可擦除的电可擦除的E2PROM能够用电信号进行多次改写的能够用电信号进行多次改写的ROM存储器。使用存储器。使用方便方便

7、,芯片可直接在插件板上擦除或改写。存取速芯片可直接在插件板上擦除或改写。存取速度较慢，价格较贵。度较慢，价格较贵。三、三、RAM芯片内部的结构及工作原理芯片内部的结构及工作原理 对芯片内存储单元寻址，采用地址译码予以实对芯片内存储单元寻址，采用地址译码予以实现。常用的地址译码有两种方式，即单译码和现。常用的地址译码有两种方式，即单译码和双译码方式。双译码方式。1、单译码方式、单译码方式 如图所示，单译码方如图所示，单译码方式是一个式是一个N中取中取“1”的译码器，当字选择的译码器，当字选择线的根数线的根数N很大时，很大时，内部的内部的N=W0WN-1必然也很大，占有的必然也很大，占有的芯片资源

8、也大，主要芯片资源也大，主要用于小容量的存储器用于小容量的存储器。2、双译码方式、双译码方式 当字选择线的根数当字选择线的根数N很大时，很大时，N2P中的中的P必然也大，这时必然也大，这时可将可将P分成两部分，分成两部分，N2p2x+y= 2x2yX Y，这样便可将这样便可将N由由X译码和译码和Y译码译码两级译码得到。两级译码得到。现以现以P=10为例：为例：N21025253232=1024即可选择即可选择1024个字的一位记个字的一位记忆单元。其译码结构如图所示。忆单元。其译码结构如图所示。3、RAM存贮器组成结构存贮器组成结构 n存储体存储体 大量存储单元有规则的组大量存储单元有规则的组

9、合构成存贮体。各存储单合构成存贮体。各存储单元以地址进行区分。元以地址进行区分。 n地址译码器：地址选择地址译码器：地址选择n读读/写控制及写控制及I/O电路：信电路：信号放大；对被选中的单元号放大；对被选中的单元读出、写入。读出、写入。n片选控制片选控制CS：多片芯片组：多片芯片组成存贮器时首先进行片选成存贮器时首先进行片选由地址译码的高位完成。由地址译码的高位完成。n三态缓冲器：三态缓冲，三态缓冲器：三态缓冲，以适用于总线连接。以适用于总线连接。四、几种典型的芯片四、几种典型的芯片 1、SRAM芯片芯片Intel61162K 8位的静态位的静态RAM芯片，包含有芯片，包含有16384个个基

10、本存储电路基本存储电路 。该芯片为。该芯片为24脚，双列直插集成脚，双列直插集成电路电路 ,与与EPROM2716兼容。兼容。SRAM芯片芯片Intel6116A0A10：211=2048 地址输地址输 入，入，11根根I/O1I/O8：D0D7数据输数据输 入输出，入输出，8根根CE：片选信号：片选信号OE：三态输出允许信号：三态输出允许信号WE：=0写有效，写有效，=1读有效读有效VCC、GND：电源和地线：电源和地线Vcc20191817161514132221123456789106116GND2423CEA8A9A7A6A5I/O1A4A3A0A1A2I/O2I/O3I/O5I/O4

11、I/O7I/O6I/O8A10OEWE11122K82、DRAM芯片芯片Intel2164 A0A7：216=65536，地址输入，地址输入，8根根分为行地址和列地址，内有地址锁存分为行地址和列地址，内有地址锁存器，分时复用构成器，分时复用构成16位地址。位地址。RAS：行地址选通信号，将：行地址选通信号，将A0A7行址行址锁存在片内行地址锁存器。锁存在片内行地址锁存器。CAS：列地址有效信号，将：列地址有效信号，将A0A7列址列址锁存在片内列地址锁存器。锁存在片内列地址锁存器。行地址和列地址选通信号兼作片选信号。行地址和列地址选通信号兼作片选信号。WE：=1，读，经，读，经DO U T输出数

12、据，输出数据，=0，写，经，写，经DIN输入数据。输入数据。Vcc161514131234567812112164A6A7N/CDINA5A4A3A0A1A2RASWE10 9CASVSSDOUT64K13、只读存储器只读存储器Intel 2732A0A11：212=4096，地址输入，地址输入O0O7：D0D7数据输出数据输出CE：片选信号：片选信号OE/VPP：OE：三态输出允许信号：三态输出允许信号VPP： 输入编程高电压输入编程高电压OE/VPPVcc20191817161514132221123456789102732GND2423CEA8A9A7A6A5O0A4A3A0A1A2O1

13、O2O5O4O7O6O3A101112A114K8 OE=0 CE=0读方式：读方式：址线址线A0A11选中由选中由O0O7输出数据输出数据5.2 半导体存储器接口的基本技术半导体存储器接口的基本技术一、存储器芯片数目的确定一、存储器芯片数目的确定芯片容量芯片容量=MNM=存储单元数存储单元数 ；N=位数单元位数单元存贮器的容量存贮器的容量=XKB=XK8以字节为单位。以字节为单位。NMGT8存贮器容量为存贮器容量为G字节，芯片数字节，芯片数G/M=字扩展即组数字扩展即组数8/N=位扩展即位扩展即每组的芯片数每组的芯片数存储器芯片数目的确定存储器芯片数目的确定例：例：64KB的的RAM存储器：

14、存储器：由动态由动态RAM2116(16K1)芯片组成。芯片组成。T=（G/M）（8/N）=（64K16K） （8/1）=32(片片)若用静态若用静态RAM2114(1K4)芯片组成。芯片组成。T=（G/M）（8/N）=（64K1K） （8/4）=128(片片)二、芯片与系统总线的连接二、芯片与系统总线的连接1、 数据线的连接：数据线的连接：芯片内有双向三态缓冲器，芯片数据线直接和系芯片内有双向三态缓冲器，芯片数据线直接和系统数据总线相应数据位挂接。统数据总线相应数据位挂接。2、 地址线的连接：地址线的连接：地址应包含两部分：地址应包含两部分：n片内地址：片内地址：芯片内的存储单元寻址，低位部

15、分是片内地址，芯片内的存储单元寻址，低位部分是片内地址，直接和存储芯片的地址端相连。直接和存储芯片的地址端相连。芯片与系统总线的连接芯片与系统总线的连接n片选地址：片选地址：对各个存储芯片进行选择的地址，高位部分是片对各个存储芯片进行选择的地址，高位部分是片地址，经译码器产生芯片选择信号和各个芯片的地址，经译码器产生芯片选择信号和各个芯片的片选端相连。片选端相连。3、控制线的连接：、控制线的连接：CPU通过控制总线发出读写操作命令。通过控制总线发出读写操作命令。 三、片选控制方法三、片选控制方法 1、线选法、线选法：地址中的高位部分不经译码，直接用：地址中的高位部分不经译码，直接用它们分别作各

16、个芯片的片选信号。它们分别作各个芯片的片选信号。M/IORDWRA0A10D0D7D0D7A12A11A13A148086A0A10A0A10CSWEOE6116CSWEOE6116CSWEOE6116CSWEOE6116A0A10A0A10D0D7D0D7D0D7D0D71234例：用例：用Intel 6116（2K8）形成形成8KB的的存储器存储器 。M/IORDWRA0A10D0D7D0D7A12A11A13A148086A0A10A0A10CSWEOE6116CSWEOE6116CSWEOE6116CSWEOE6116A0A10A0A10D0D7D0D7D0D7D0D712341地址范

17、围地址范围7000H77FFHA10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A14 A13 A12 A11 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 7 0 0 0 H7 7 F F HM/IORDWRA0A10D0D7D0D7A12A11A13A148086A0A10A0A10CSWEOE6116CSWEOE6116CSWEOE6116CSWEOE6116A0A10A0A10D0D7D0D7D0D7D0D712342地址范围地址范围6800H6FFFHA10 A9 A8 A7 A6 A5 A4

18、A3 A2 A1 A0A14 A13 A12 A11 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 0 1 6 8 0 0 H6 F F F H2、部分译码法、部分译码法对高位地址的一部分进行译码产生片选信号，这种方对高位地址的一部分进行译码产生片选信号，这种方法叫部分译码法。法叫部分译码法。 74LSl38译码器译码器(即即Intel 8205译码器译码器) G1 G2a G2b C B A Yi1 0 0 0 0 0 Y01 0 0 0 0 1 Y11 0 0 0 1 0 Y21 0 0 0 1 1 Y31 0 0 1 0

19、0 Y41 0 0 1 0 1 Y51 0 0 1 1 0 Y61 0 0 1 1 1 Y7Vcc1615141312345678121174LS138ABGNDG110 9Y6Y5Y4Y3Y2Y1Y0Y7G2bCG2a8088 16K EPROM 2732的一种部分译码电路方案的一种部分译码电路方案 1地址范围地址范围A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A16 A15 A14 A13 A12 A11 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 01 0 0 0 0 H1 0 F F FH 1 0 0

20、 0 0 1C B AA19A18 A17A16 0 0 0 1 10000H 10FFFH 1 1 1 1 F0000HF0FFFH高位高位A17A19的不确定性每一单元有的不确定性每一单元有8个地址编码重叠个地址编码重叠2地址范围地址范围A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A16 A15 A14 A13 A12 A11 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 1 01 1 0 0 0 H1 1 F F FH 1 0 0 0 1 1C B AA19A18 A17A16 0 0 0 1 11000H

21、11FFFH 1 1 1 1 F1000HF1FFFH高位高位A17A19的不确定性每一单元有的不确定性每一单元有8个地址编码重叠个地址编码重叠3地址范围地址范围A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A16 A15 A14 A13 A12 A11 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 0 01 2 0 0 0 H1 2 F F FH 1 0 0 1 0 1C B AA19A18 A17A16 0 0 0 1 12000H 12FFFH 1 1 1 1 F200HF2FFFH高位高位A17A19的不确定

22、性每一单元有的不确定性每一单元有8个地址编码重叠个地址编码重叠4地址范围地址范围A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A16 A15 A14 A13 A12 A11 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 1 013 0 0 0 H1 3 F F FH 1 0 0 1 1 1C B AA19A18 A17A16 0 0 0 1 13000H 13FFFH 1 1 1 1 F300HF3FFFH高位高位A17A19的不确定性每一单元有的不确定性每一单元有8个地址编码重叠个地址编码重叠在采用部分译码的存储在

23、采用部分译码的存储器中，存储地址通常取器中，存储地址通常取未用高位地址的值为全未用高位地址的值为全0，这样确定的地址叫这样确定的地址叫基本基本地址地址。 ABG1Y6Y5Y4Y3Y2Y1Y0Y7G2bG2aCA14A13A15A16A12IO/MRDAA11DD7CS OE2732CS OE2732CS OE2732CS OE273213843213、全译码法、全译码法片外全部高位地址作为译码器的输入，进行完全译码，片外全部高位地址作为译码器的输入，进行完全译码，以此产生各个片选信号以此产生各个片选信号 。ABY6Y5Y4Y3Y2Y1Y0Y7G2bG2aCA14A13A15A16A17A18A

24、12G1A19IO/MRDAA11DD7CS OE2732CS OE2732CS OE2732CS OE2732138CS6116OEWECS6116OEWECS6116OEWECS6116OEWEWEA1112341234 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0F8000 HF8FFFH 1 1 1 1 1 0 0 0ROM1A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A19A18 A17A16 A15 A14 A13 A12C B AGG2aABY6Y5Y4Y3Y2Y1Y0Y

25、7G2bG2aCA14A13A15A16A17A18A12G1A19IO/MRDAA11DD7CS OE2732CS OE2732CS OE2732CS OE2732138CS6116OEWECS6116OEWECS6116OEWECS6116OEWEWEA1112341234A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A19A18 A17A16 A15 A14 A13 A12C B AGG2a 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1F9000 HF9FFFH 1 1 1 1 1

26、 0 0 1ROM2ABY6Y5Y4Y3Y2Y1Y0Y7G2bG2aCA14A13A15A16A17A18A12G1A19IO/MRDAA11DD7CS OE2732CS OE2732CS OE2732CS OE2732138CS6116OEWECS6116OEWECS6116OEWECS6116OEWEWEA1112341234A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A19A18 A17A16 A15 A14 A13 A12C B AGG2a 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0

27、 1 0FA000 HFAFFFH 1 1 1 1 1 0 1 0ROM3ABY6Y5Y4Y3Y2Y1Y0Y7G2bG2aCA14A13A15A16A17A18A12G1A19IO/MRDAA11DD7CS OE2732CS OE2732CS OE2732CS OE2732138CS6116OEWECS6116OEWECS6116OEWECS6116OEWEWEA1112341234A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A19A18 A17A16 A15 A14 A13 A12C B AGG2a 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1

28、1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1FB000 HFBFFFH 1 1 1 1 1 0 1 1ROM4ABY6Y5Y4Y3Y2Y1Y0Y7G2bG2aCA14A13A15A16A17A18A12G1A19IO/MRDAA11DD7CS OE2732CS OE2732CS OE2732CS OE2732138CS6116OEWECS6116OEWECS6116OEWECS6116OEWEWEA1112341234 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0FC000 HFC7FFH 1 1 1 1 1 1 0 0SRAM1A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A19A18 A17A16 A15 A14 A13 A12C B AGG2aABY6Y5Y4Y3Y2Y1Y0Y7G2bG2aCA14A13A15A16A17A18A12G1A19IO/MRDAA11DD7CS OE2732CS OE2732CS OE2732CS OE2732138CS6116OEWECS6116OEWECS6116OEWECS6116OEWEWEA1112341234A11A10 A9 A8 A7 A6 A5 A4