试验二-异步清零和同步使能的4位计数器

1、西南科技大学实验报告FPGA现代数字系统设计实验题目：含异步清零和同步使能的4位加法计数器专业班级:学生姓名：学生学号： 实验时间： 指导教师：实验二 含异步清0和同步使能的4位加法计数器、实验目的：学习时序电路的设计、仿真和硬件测试，进一步熟悉VHDL技术。、原理说明：图2.1是一含计数使能、异步复位和计数值并行预置功能4位加法计数器，例 2.1是其VHDL描述。由图2-1所示，4位锁存器；rst是异步清0信号，高电平有效；elk是锁存信号；D3.0是4位数据输入端。ENA是使能信号，当 ENA为'1'时，多路选择器将加 1器的输出值加载于锁存器的数据端；当ENA为'

2、0'时将"0000"加载于锁存器。rsT>OUTY3.0图2-1含计数使能、异步复位和计数值并行预置功能4位加法计数器三、实验内容：1、在Quartusll上对例2-1进行编辑、编译、综合、适配、仿真。说明例中各语 句的作用，详细描述示例的功能特点，给出其所有信号的时序仿真波形。【例2-1】moduleCNT4B(CLK,RST,ENA,CLK_1,RST_1,ENA_1,OUTY,COUT);端 口声明 in put CLK,RST,ENA;output CLK_1,RST_1,ENA_1;output3:0 OUTY;output COUT;reg3:0

3、OUTY;reg COUT;/寄存器变量OUTY，位宽为1wire CLK_1;wireRST_1;wireENA_1;assig n CLK_1 = CLK;assig n RST_1 = RST;assig n ENA_1 = ENA;always(posedge CLK or negedge RST) /*当 CLK 上升沿或者 RST 上升沿时,触发always模块执行*/ beginif(!RST)beginOUTY<=4'bOOOO;COUT<=1'bO;/*当复位信号等于 0时，计数 OUTY、COUT置0*/endelseif(ENA) /*当使能信

4、号为1时，计数器计数工作*/beginOUTY<=OUTY+1;COUT<=OUTY0 & OUTY1 & OUTY2 & OUTY3;/* 计数显示*/endenden dmodule2保存计数器程序为CNT4B.vhd，进行功能仿真、全编译、时序仿真，如出现错误请按照错误提示进行修改，保证设计的正确性。3锁定引脚pinlocati onDE2上的名称ENAPIN_N25SW0CLKPIN_G26KEY0RSTPIN_N23KEY1OUTY0PIN_AC21LEDR7OUTY1PIN_AA14LEDR8OUTY2PIN_Y13LEDR9OUTY3PIN_A

5、A13LEDR10COUTPIN_Y12LEDG8CLK_1PIN_AE22LEDGORST_1PIN_AF22LEDG1ENA_1PIN_AE23LEDR04 下载 采用JATG方式进行下载，通过 ENA,CLK,RST输入，观察的 LEDRO , LEDR7,LEDR8 , LEDR9 , LEDR10 , LEDG0 , LEDG1 , LEDG8亮灭验证计数器的 逻辑功能。5 使用SIGNALTAP II对CNT4B计数器中的 COUT, OUTY 进行实时测试。四、实验结果与分析功能仿真：CTJlCLZ 1TO FTEffJlLj3S 93 m ” PoHwI伽"T3 D3

6、 O3 0Erictd 1H tlOCC-可编辑修改 -时序编译:D皿令也 |c«T4d-站=/壽増牌阳 Adt_J FM和i '-J H八卡曲/tn F>Lm< L押 erne, t y-J ScEtftf# Fsles 卜匸DUsw F!alH-a m-if >-3dsnicfij. Ffa i 沪De尹 口曲山* -J.f rijl 1 Cc« ?l1 bLlc=. £i; ar Lri*» ?u»arj鼻皆込丿IM曲d#ri 印suMtfy1!閘 Jim Sifl-I i njrt占苗 Me M>B-)&

7、#171;ii.>jl jiIIJE n<A EL4C44 TLtPl-ir SlVtB笄曾盟hJ 加 F命H3囚；酬:剖晦出冏 Fl* l.,fTLurt'a IX Vvrxa iaEX> ILIl 7B OljITi'iXC SJ lub EdLU.ni*Aa*kytL t -yn.?JR*n n sfi *C1T41"押Ti '*rT-Lt*! iftTli 坤ClTfll*1 Ail utl srF.ilhCt rl ctiii TT* 自壯Tim d卑 8fcii57arDe gERCSK：K3Th*j±« ih

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11、Q t»?：E0!1 骅RU»q>Q3HE7U5 工！. ?u.L.i Ccagiil &.t±roi <»ff sutreeszfviLB EiZDEfji 4 BXTiiTBgJvI 升-酥 代fwtur 丄iHlwrlj靳卜'莒軒 Z hCH Th叩存中 " k Eur阿列 J时序仿真:Mia 畑 Tire E ai：Pamler3.ErsIdbvd：2E13nsEdHsuVsl Tipi ft f-?SLIO m1卽¥ msi gj 比irLUE llCLKJB 1-OOUT-s airEfAs a

12、omjB 0畚国ET3 aoxit0000IFKTB 1Jokt.iB 1下载情况:最终结果:五、思考题1、改写例2-1，用两个always语句实现模块功能？答：module CNT4B(CLK,RST,ENA,CLK_1,RST_1,ENA_1,OUTY,COUT);in put CLK,RST,ENA;output CLK_1,RST_1,ENA_1;output3:0 OUTY;output COUT;reg3:0 OUTY;reg COUT;wire CLK_1;wire RST_1;wire ENA_1;assign CLK_1 = CLK;assign RST_1 = RST;as

13、sign ENA_1 = ENA;always(posedge CLK or negedge RST)beginif(!RST)beginOUTY<=4'b0000;COUT<=1'b0;endelseOUTY= OUTY+1 ；always ( OUTY )if(ENA)beginOUTY<=OUTY+2 'b1;COUT<=OUTY0 & OUTY1 & OUTY2 & OUTY3;endendassign COUT<=OUTY0 & OUTY1 & OUTY2 & OUTY3;endmodule2、逻辑分析仪的功能是什么？它在FPGA 设计中的作用是什么？简述 SIGNALTAP II 的使用流程。答：逻辑分析仪可以监测硬件电路工作时的逻辑电平(高或低) ，并加以存储 ,用图形的方式 直观地表达出来，便于用户检测 ,分析电路设计 (硬件设计和软件设计 ) 中的错误。 逻