数字移相信号发生器设计说明书

1、word格式文档课程设计任务书（指导教师填写）课程设计名称现代电子系统课程设计学生姓名专业班级设计题目数字移相信号发生器设计一、课程设计目的掌握数字移相信号发生器的工作原理和设计方法；掌握DDS技术的工作原理；掌握GW48_SOPC实验箱的使用方法；了解基于FPGA的电子系统的设计方法。二、设计内容、技术条件和要求基于DDS技术利用VHDL设计并制作一个数字式移相信号发生器。（1）基本要求：a .频率范围：1Hz4kHz,频率步进为1Hz,输出频率可预置。b. A、B两路正弦信号输出，10位输出数据宽度c .相位差范围为 0359° ,步进为1.4° ,相位差值可预置。d

2、.数字显示预置的频率（10进制）、相位差值。（2）发挥部分a.修改设计，增加幅度控制电路（如可以用一乘法器控制输出幅度）。b .输出幅度峰峰值 0.13.0V ,步距0.1Vc .其它。三、时间进度安排布置课题和讲解：1天查阅资料、设计：4天实验：3天撰写报告：2天四、主要参考文献何小艇电子系统设计浙江大学出版社 2008.1潘松黄继业EDA技术实用教程科学出版社2006.10王勇EDA实验指导书电工电子实验教学中心2006.8指导教师签字:2009年 12月14日专业整理摘要在现代的信号分析和处理领域，高精度的频率和相位测量非常重要，它是 理论和工程分析的重要工具。使用模拟或数字示波器测量频

3、率，是我们最常用 的方法，同时也是不是很精确的方法；同时如果要测量两路信号的相位差，使 用示波器又不是很方便。而且示波器的价格最低需要几千元，对于普通人来讲 不是最佳选择。在本文中，我们设计了一个数字移相信号发生器设计。主要分为如下几个 部分：键盘和显示模块：用键盘输入，数码管显示频率控制字和相位控制字。采用按键复用的方法。数字DDS模块：分为频率合成模块和相位合成模块。具体的方案论证 将在下面进行。时钟模块：由于系统需要时钟频率和实验箱上的不匹配， 需要频率变换， 具体的方案论证将在下面进行。高速DA模块：输出两个频率和幅度相同相位不同的正弦波， 且同时频 率和相位差可调。关键词：频率、移相

4、、VHDL、 FPGA、 DDS任务解析 51任务与要求 52系统原理框图 52 .系统方案论证 52.1 总体方案与比较论证 52.2 系统原理与结构 62.2.1 主要芯片选型 72.2.2 系统结构 73 .数字DDS (DDFS)模块设计 83.1 DDFS 原理 83.2 频率合成模块 93.3 相位合成模块 103.4 数字DDS实现方式 114 .时钟模块设计 134.1 设计方案论证 134.2 方案的实现 145 .键盘和显示模块设计 145.1 硬件设计 145.2 软件设计及仿真 156 .高速DA模块167 .程序整体设计 167.1 模块整合 167.2 整体仿真 1

5、88 .总结 188.1 测试性能概览 188.2 系统误差原因分析198.2.1 噪声的混入： 198.2.2 数字式移相信号发生器的误差198.3 心得体会 19.任务解析1任务与要求基于DDS技术利用VHDL设计并制作一个数字式移相信号发生器。a.频率范围：1Hz4kHz,频率步进为1Hz,输出频率可预置。b . A、B两路正弦信号输出，10位输出数据宽度c.相位差范围为0359° ,步进为1.4° ,相位差值可预置。d .数字显示预置的频率（1-4000） （10进制）、相位差值（00-FF）2系统原理框图嬴记2）/8ADDER32B多 F32BCLK12FWORD

6、REG32BDIN32BLOADDOUTI 32SIN ROM7 addressqADDER10BABFOUTirinclockZZF-LIN10BREGWB3 DIN DOJILOAD10JSIN10BSIN ROMaddressFWT)t,mclock10 z图1-1 DDS数字移相调频原理框图二.系统方案论证2.1 总体方案与比较论证方案一：采用函数发生器（如ICL8038）产生频率可变的正弦波周期性波 形。此方案实现电路复杂，难于调试，且要保证技术要求的指标困难，故方案不理想。方案二：采用单片机控制合波形波形频率控制由单片机编程实现。此方案产生的频率范围，步进值取决于 所采用的每个周期

7、的输出点数及单片机执行指令的时间。此方案的优点是硬件 电路简单，所用器件少，且实现各种波形相对容易，在低频区基本能实现要求 的功能；缺点是精度不易满足，产生波形频率范围小，特别难以生成高频波形。方案三：采用DDS技术，将所需生成的波形写入ROM中，按照相位累加 原理合成任意波形。此方案得到的波形稳定，精度高，产生波形频率范围大， 容易产生高频。方案四：锁相频率合成技术方案，优点：有稳定的频率、稳定的边沿，具 有易预置、易调节的优点，控制和调节电路都是数字电路，工作稳定可靠。缺 点：锁相环的锁相特性，环路滤波器既要保证有很好的滤波特性，又要求它能 够使锁相环有很快的捕捉时间，电路的复杂程度中等。

8、比较以上四种方案的优缺点，方案三简洁、灵活、可扩展性好，能完全达 到设计要求，故采用第三种方案。2.2 系统原理与结构2.2.1 主要芯片选型EP1C0Q240C8（Cyclone 系列 FPGA）:Cyclone （飓风）：Altera 中等规模 FPGA ,2003 年推出，0.13um 工艺,1.5v 内核供电，与Stratix结构类似，是一种低成本FPGA系列，是目前主流产品， 其配置芯片也改用全新的产品。DA5651 :10位超高速DAC （转换速率最高150MHz）。2.2.2 系统结构系统从硬件上看主要由显示模块、FPGA模块（时钟）、DA转换模块、按 键输入模块。硬件和软件设计

9、更方便，利于以后的扩展；FPGA模块实现波形数据的存储与输出；DA转换模块作用将波形数据转换为模拟量。显示器用于 显示频率、相位等。硬件系统框图见图2.2.1。图2.2.1硬件系统框图系统从功能上看可分为：键盘和显示模块，数字DDS模块（分为频率合成模块和相位合成模块），时钟模块、高速DA模块。功能系统框图见图2.2.2。图2.2.2功能系统框图三.数字DDS (DDFS)模块设计3.1 DDFS 原理DDFS以数控的方式产生频率、相位和幅度可以控制的正弦波，DDFS的基本结构主要由相位累加器、相位调制器、正弦 ROM查找表和D/A构成， 相位累加器是整个 DDFS核心，完成相位累加运算。相位

10、累加器、相位调制器、 正弦ROM查找表是DDFS结构中的数字部分，由于具有数控频率合成的功 能，又合称为 NCO(Numerically Controlled Oscillators) 。直接数字频率合成(DDFS)移相原理是：先将正弦波信号数字化，并形成一 张数据表存入两片ROM芯片中，此后可通过两片 D/A转换芯片在计数器的 控制下连续地循环输出该数据表，就可获得两路正弦波信号。当两片D/A转换芯片所获得的数据序列完全相同时，则转换所得到的两路正弦波信号无相位 差称为同相。当两片D/A转换芯片所获得的数据序列不同时，则转换所得到 的两路正弦波信号就存在着相位差。相位差的值与数据表中数据的总

11、个数及数 据地址的偏移量有关。这种处理方式的实质是将数据地址的偏移量映射为信号 间的相位值。数据的偏差可以通过外部微处理器来获得相应的数字量输入，这 个数值对应着正弦信号的移相角度。数字移相信号发生器的核心是DDFS,相位累加器输出与相位增量相加,相加后的结果形成正弦查询表地址，取出表中与该相位对应的单元中的幅度量 化正弦函数值，经高速 D/A转换器输出模拟信号。两路信号的相位差用相位 字来控制，只要相位字不同，就可得到两路不同相位的移相信号。一张数据表 格由1024个数据点组成，存储了一个周期的正弦波，相位差的分辨率为： P =2D =20 =0.006135922，具有很高的相位分辨率。3

12、.2频率合成模块设计要求频率范围：1Hz4kHz,频率步进为1Hz,因此频率控制字需要 N应该满足2N之4000 , N ±12,本设计取N=12 ,频率控制字为12位，累加器 的位数应不小于（12+10） =22,才能满足波形精度不受输入频率的影响，本 设计采用32位（低10位不用）。模块连接图如图3.2.1所示。日-Eknncl *-.1in t ADDER 326A31 0 3(31 刈B31 03.3相位合成模块? PEGiiaLoad DOUT31.0DINJ1_.O1HEt-EDOUT31.22sin ram5ddrftSS9.O) > in clock：insHe

13、:-cllng丽Sff-L产f械懒型"如图3.2.1频率合成模块连接图设计要求 相位差范围为0359,步进为1.4。，因此需要8位的相位控制字，加法器和寄存器采用sin_rom和相位控制字的最大值10位，模块连接图如图3.3.1所示icui"-：AttotR-'oeX P l比SL即doutii .W"信性期519.GBPLJOQLxd DOuTp.OgDINS.jOinn门I M牌他fiW用如图3.3.1相位合成模块连接图3.4数字DDS实现方式图3.4.1 DDS模块RTL图悻心3Q. Oi m190.0 m350.0 ns510.0 Ets670.0

14、 g03D. D ns990.0 miiiii10.425 nsCLKNCLKJH|FDUTH9|PTORDV5iIFOUTK«nnnnnwuimijinOTUuiimunminm«nuiTuirrjminnnrjJuiuiwnnnnnnm皿皿nnrjmiinnrumrm 即口 X 2031血X距。#乂 £10 I, 21匚X 2?施焚舞©物画巨国®t对舞瞰黑 5叩X1000X 4口口口划丈必 £ X 至,双 £ M 世，州器可囱0E砌码河国（第熔选懒r V. 性| FTOEDU i口lLX口工J _X 0图3.4.2 DD

15、S模块仿真波形四.时钟模块设计4.1 设计方案论证根据频率范围和累加器位数，以及其连接的情况可以计算出，DDFS模块所需要的系统时钟频率为222+0 =4MHz ,因实验箱上没有4MHz的时钟频率，所以需要频率变换，具体有如下方案：数字锁相环，利用 Altera 公司的 FPGA 开发 MegaWizard Plug-InManager 定制数字锁相环。优点：不用编写代码，调试方便，容易修改，频率稳定。缺点：主要针对高频的时钟变换，4MHz的频率不属于高频，不能直接定制。分频方式，优点：代码简单，容易编写，对输入频率没有特别的要求，只要满足4MHz的整数倍就行。缺点：如果输入频率信号质量不太好

16、，可能会影 响输入频率本设计采用方案二分频方式。4.2 方案的实现采用12MHz的时钟进行3分频，模块符号文件和仿真波形如图4.2.1和图4.2.2所示。FENPIK> GLKCLK_f fV£Lu也在七 17.05 mCLK H 1 'CLK_1 H 1图4.2.1时钟模块符号文件图4.2.1时钟模块仿真波形五.键盘和显示模块设计5.1 硬件设计本模块采用按键复用方式，显示采用数码管，电路原理图如图5.1.1所示,按键S1 （对应实验箱上按键8）控制输入控制字是频率控制字还是相位控制字， 当S1为低电平时输入频率控制字，否则，是相位控制字。如图5.1.1键盘和显示模块

17、电路原理图5.2 软件设计及仿真由于设计要求采用十进制显示，然而实验箱上用的是十六进制计数器，所以把十六进制当做十进制看待，当输入的控制享有一位大于 9时，控制字无效,仿真波形图如图5.2.2所示。VtLiLtia.<1+1 A国日国CCLK呼好5 re晨叩叩。叩E M 0«£X 0W3 -；口叩4r。叩5X 0006OOQTCKJU口$一旧0XinR/miwummmmmumuwummuminimummmmuuwummuuiword格式文档图5.2.2键盘和显示模块仿真波形六.高速DA模块GW_ADDA 板含两片10位超高速DAC （转换速率最高150MHz） ,D/

18、A 全部处于使能状态，除了数据线外，任一器件的控制信号线只有时钟线，这有 利于高速控制和直接利用 MATLAB/DSP Builder工具的设计。GW_ADDA板 上工作时钟必须由FPGA的I/O 口提供，优点是时钟频率容易变化，且可通过 Cyclone中的PLL的到几乎任何时钟频率。由此即可测试DAC的最高转换频 率。两个电位器可分别调协两个 D/A输出的幅度（输出幅度峰峰值不可大于5V,否则波形失真）；模拟信号从接插口的2针“AIN”输入，J1和J2分别是 模拟信号输出的PA、PB 口，也可在两挂钩处输出，分别是两个10位DA5651 输出口。电路原理图如图6.1所示。D7Pin213D9

19、一 Pin141(PIO36)Pin128(PIO26)D9D6D5D4D3D2D1D0Pin214Pin193Pin227Pin194Pin228Pin207Pin208D8D7 5651d6D5D4D3D2D1D0-Pin158(PIO37)一 Pin159(PIO38)-Pin160(PIO39)一 Pin161(PIO40)一 Pin162(PIO41)-Pin163(PIO42)一 Pin164(PIO43)一 Pin165(PIO44)一 Pin166(PIO45)Pin132(PIO27) 一Pin133(PIO28)Pin134(PIO29)一Pin135(PIO30)一Pin

20、136(PIO31)一Pin137(PIO32)一Pin138(PIO33) 一Pin139(PIO34) 一Pin140(PIO35) 一D8D75651D6D5D4D3D2D1D0LKPin144DACLK0Pin16/(PIO46)DACLK图6.1高速DA模块电路原理图七.程序整体设计7.1模块整合专业整理word格式文档专业整理把各个模块进行整合，工程中各文件的关系如图7.1.1和7.1.2所示图 7.1.1 DDS_VHDL 文件的 RTL图图7.1.2顶层文件的连接图7.2整体仿真整体仿真波形图如图7.2.1所示Umt450. ,0 m77® 0 hs1.4则LT? utCLKJit cm POUT pout s 1DKDmnirnninnrnnnnnirunn口rnnnnnnnnnnEnnnnrnrnnnnniinnTinnrnrnnnnrnninnrirnr i 删删胤 iimiii伽ii阳唧【miimmmuwwiiiiiiBiiiTiniininiinnifiiniinnifiHmiiinHminiinmwniinmmiMmm 而的婢谕，而 rzn