课件0711常用中规模组合逻辑电路设计

1、121958年，年，ti成功开发出全球第一颗成功开发出全球第一颗ic，意味着晶体管时代的结束，意味着晶体管时代的结束，ic时时代的正式开始，给电子工业尤其是计算机业带来了巨大变革，它使个人计代的正式开始，给电子工业尤其是计算机业带来了巨大变革，它使个人计算机的发明成为可能。这是人类在算机的发明成为可能。这是人类在20世纪电子技术领域的第三次重大突破。世纪电子技术领域的第三次重大突破。 ic的发展历史经历了六个阶段，的发展历史经历了六个阶段，分别是：分别是： 1962年制造出包含年制造出包含12个晶体管的小规模集成电路个晶体管的小规模集成电路ssi(small-scale integration

2、) 1966年发展到集成度为年发展到集成度为1001000个晶体管的中规模集成电路个晶体管的中规模集成电路msi(medium-scale integration) 19671973年，研制出年，研制出1000个至个至10万个晶体管的大规模集成电路万个晶体管的大规模集成电路lsi（large-scale integration) 1977年研制出在年研制出在30平方毫米的硅晶片上集成平方毫米的硅晶片上集成15万个晶体管的超大规模集成万个晶体管的超大规模集成电路电路vlsi（very large-scale integration)，这是电子技术的重大突破，这是电子技术的重大突破，从此真正迈入了

3、微电子时代；从此真正迈入了微电子时代； 1993年随着集成了年随着集成了1000万个晶体管的万个晶体管的16m flash和和256m dram的研制的研制成功，进入了特大规模集成电路成功，进入了特大规模集成电路ulsi (ultra large-scale integration)时代；时代； 1994年随着集成了年随着集成了1亿个元件的亿个元件的1g dram的研制成功，进入了巨大规模集的研制成功，进入了巨大规模集成电路成电路gsi(giga scale integration)时代。时代。专用集成电路专用集成电路asic(application specific integrated c

4、ircuit) 34 编码器编码器 七段显示译码器七段显示译码器 译码器译码器 二进制并行加法器二进制并行加法器基本组合逻辑电路设计基本组合逻辑电路设计5(3)(3)其余各位都是三个数相加，包括加数、被加数其余各位都是三个数相加，包括加数、被加数和低位来的进位。和低位来的进位。一、一、 加法器加法器1 1 0 11 0 0 1+ a=1101, b=1001， 计算计算a+b。011010011加法运算的基本规则加法运算的基本规则：(1)(1)逢二进一。逢二进一。(2)(2)最低位是两个数最低位的叠加，不需考虑进位。最低位是两个数最低位的叠加，不需考虑进位。(4)(4)任何位相加都产生两个结果

5、：本位和、向高位任何位相加都产生两个结果：本位和、向高位的进位。的进位。用半加器实现用半加器实现用全加器实现用全加器实现61. 1. 半加器设计半加器设计 1+) 0 1 0+) 1 1 0+) 0 0 1+) 1 1 0进位进位c半加器真值表半加器真值表a b s c 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1s=ab+ab=a bc=ab 半加运算不考虑从低位来的进位。半加运算不考虑从低位来的进位。设：设：a-a-加数；加数；b-b-被加数；被加数；s-s-本位和；本位和；c-c-进位。进位。7s=ab+ab=a bc=ab半加器逻辑电路图半加器逻辑电路图a&1

6、bsccoabsc标准符号标准符号haabsc82. 全加器设计全加器设计ci coanbncn-1sncn本位加本位加数数低位向本位的进位低位向本位的进位本位和本位和本位向高位的进位本位向高位的进位 能对两个能对两个1 1位二进制数进行相加并考虑低位来的进位二进制数进行相加并考虑低位来的进位，即相当于位，即相当于3 3个个1 1位二进制数相加，求得和及进位的逻位二进制数相加，求得和及进位的逻辑电路称为全加器。辑电路称为全加器。9cn-1 an bn sn cn 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0

7、0 1 1 1 1 1 1全加器真值表全加器真值表能否用两个半加器来能否用两个半加器来实现全加器功能？实现全加器功能？ aibi ci-1 00 01 11 10 0 0 1 0 1 1 1 0 1 0 si的卡诺图的卡诺图 aibi ci-1 00 01 11 10 0 0 0 1 0 1 0 1 1 1 ci的卡诺图的卡诺图 17421 iiiicbammmmsiiiiiiiibacbabammc 153)(10sn = cn-1 (an bn)c n = anbn+cn-1(an bn)an&1bn&1cn-1snc n1全加器全加器由由2个半加器构成一个全加器个半加器构

8、成一个全加器半加器半加器11全加器的逻辑图和逻辑符号全加器的逻辑图和逻辑符号 =1 & & ai bi ci-1 si ci (a) 逻逻辑辑图图 (c) 国国标标符符号号 ai bi ci-1 si ci ai bi ci-1 si ci (b) 曾曾用用符符号号 ci co & fa =1 =1 & fa =1 1211 iiiiiiicbcabac 用与门、或门实现用与门、或门实现1111 iiiiiiiiiiiiicbacbacbacbas si ci 1 1 1 ai bi ci-1 1 1 & & & & &

9、& & iiiiiiccbbaa13 用与或非门实现用与或非门实现 aibi ci-1 00 01 11 10 0 0 1 0 1 1 1 0 1 0 si的卡诺图的卡诺图 aibi ci-1 00 01 11 10 0 0 0 1 0 1 0 1 1 1 ci的卡诺图的卡诺图 1111 iiiiiiiiiiiiicbacbacbacbas11 iiiiiiicbcabac先求先求s si i和和c ci i。为此，合并值为。为此，合并值为0 0的最小项。的最小项。再取反，得：再取反，得：1111 iiiiiiiiiiiiiicbacbacbacbass11 iiiiiiiic

10、bcabacc14cisi & 1 & 1aibici-11111111 iiiiiiiiiiiiicbacbacbacbas11 iiiiiiicbcabac15 实现多位二进制数相加的电路称为加法器。实现多位二进制数相加的电路称为加法器。1、串行进位加法器、串行进位加法器：把：把n n位全加器串联起来，低位全加器的进位输出连接位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。到相邻的高位全加器的进位输入。 c3 s3 c2 s2 c1 s1 c0 s0 c0-1 a3 b3 a2 b2 a1 b1 a0 b0 co ci co ci co ci co

11、ci ci ci ci ci ci ci ci ci ：进位信号是由低位向高位逐级传递的，速度不高。：进位信号是由低位向高位逐级传递的，速度不高。加法器加法器16 1001230123123233233323310012012122122212210010110111011100001000cppppgpppgppgpgcpgccpscpppgppgpgcpgccpscppgpgcpgccpscpgccps2、并行进位加法器（超前进位加法器）、并行进位加法器（超前进位加法器） iiibag iiibap 本位进位生成项本位进位生成项本位运算结果本位运算结果11)( iiiiiiiiicpgcb

12、abac进位表达式进位表达式11 iiiiiicpcbas和表达式和表达式4位超前进位加位超前进位加法器递推公式法器递推公式17 s0 s1 s2 s3 c3 c0-1 a0 b0 a1 b1 a2 b2 a3 b3 =1 & & 1 p0 g0 p1 g1 p2 g2 p3 g3 1 1 =1 & & & & =1 & & & c0 c1 c2 1 & & =1 =1 =1 =1 & =1 & & 18 16 15 14 13 12 11 10 974ls283 1 2 3 4 5

13、 6 7 8vcc b2 a2 s2 b3 a3 s3 c3ttl 加法器 74ls283 引脚图 16 15 14 13 12 11 10 94008 1 2 3 4 5 6 7 8vddb3c3 s3 s2 s1 s0 c0-1cmos加法器 4008 引脚图a3 b2 a2 b1 a1 b0 a0 vsss1 b1 a1 s0 b0 a0 c0-1 gnda15a12 b15b12 a11a8 b11b8 a7a4 b7b4 a3a0 b3b0 s15s14s13s12 s11s10s9 s8 s7 s6 s5 s4 s3 s2 s1 s04 位加法器4 位加法器4 位加法器4 位加法器

14、c15 c11 c7 c3 c0-1加法器的级连加法器的级连集成二进制集成二进制4位位超前进位加法器超前进位加法器191、8421 bcd码转换为余码转换为余3码码 bcd 码码 0 0 1 1 余余 3 码码 s3 s2 s1 s0 c3 c-1 a3 a2 a1 a0 b3 b2 b1 b0 a3 a2 a1 a0 b3 b2 b1 b0 s3 s2 s1 s0 c3 c0-1 a3 a2 a1 a0 b3 b2 b1 b0 =1 =1 =1 =1 被被加加数数/被被减减数数 加加数数/减减数数 加加减减控控制制 bcd码码+0011=余余3码码2、二进制并行加法、二进制并行加法/减法器减

15、法器c0-10时，时，b 0=b，电路，电路执行执行a+b运算；当运算；当c0-11时，时，b 1=b，电路执行，电路执行ab=a+b运算。运算。加法器加法器 的应用的应用20例例3 用一个用一个4 4位二进制并行加法器和六个与门设计一个位二进制并行加法器和六个与门设计一个乘法器，实现乘法器，实现ab,其中其中a=a3a2a1,b= b2b1. 解解 ：根据乘数和被乘数的取值范围，可知乘积范围处在：根据乘数和被乘数的取值范围，可知乘积范围处在021之间。故该电路应有之间。故该电路应有5个输出，设输出用个输出，设输出用z5 z4 z3 z2 z1表示，两数相乘求积的过程如下：表示，两数相乘求积的

16、过程如下： 被乘数被乘数 a3 a2 a1 乘数乘数 b2 b1 a3b1 a2b1 a1b1 a3b2 a2b2 a1b2 z5 z4 z3 z2 z12122 例例4 用用4位二进制并行加法器设计一个用余位二进制并行加法器设计一个用余3码表码表示的示的1位十进制数加法器。位十进制数加法器。 解解 : 根据余根据余3码的特点，两个余码的特点，两个余3码表示的十进制数相加时，需码表示的十进制数相加时，需要对相加结果进行修正。修正法则是：若相加结果无进位产生，要对相加结果进行修正。修正法则是：若相加结果无进位产生，则则和和需要减需要减3；若相加结果有进位产生，则；若相加结果有进位产生，则和和需要

17、加需要加3。 据此，可用两片据此，可用两片4位二进制并行加法器和一个反相器实现给定位二进制并行加法器和一个反相器实现给定功能，逻辑电路图如图功能，逻辑电路图如图7.6所示。其中，片所示。其中，片用来对两个用来对两个1位十进位十进制数的余制数的余3码进行相加，片码进行相加，片用来对相加结果进行修正。修正控用来对相加结果进行修正。修正控制函数为片制函数为片的进位输出的进位输出fc4，当，当fc4=0时，将片时，将片的的和和输出输出送至片送至片，并将其加上二进制数，并将其加上二进制数1101(即采用补码实现运算结果即采用补码实现运算结果减二进制数减二进制数0011)；当；当fc4=1时，将片时，将片

18、的的和和输出送至片输出送至片，并将其加上二进制数并将其加上二进制数0011，片，片的的和和输出即为两余输出即为两余3码相加的码相加的和和数。数。 2324能对两个能对两个1 1位二进制数进行相加而求得和及进位位二进制数进行相加而求得和及进位的逻辑电路称为半加器。的逻辑电路称为半加器。能对两个能对两个1 1位二进制数进行相加并考虑低位来的位二进制数进行相加并考虑低位来的进位，即相当于进位，即相当于3 3个个1 1位二进制数的相加，求得和及位二进制数的相加，求得和及进位的逻辑电路称为全加器。进位的逻辑电路称为全加器。实现多位二进制数相加的电路称为加法器。按实现多位二进制数相加的电路称为加法器。按照

19、进位方式的不同，加法器分为串行进位加法器和照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复但速度较慢，超前进位加法器速度较快、但电路复杂。杂。加法器除用来实现两个二进制数相加外，还可加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加用来设计代码转换电路、二进制减法器和十进制加法器等。法器等。加法器加法器 小小 结结25二、二、 译码器译码器 译码是编码的逆过程，是对具有特定含义译码是编码的逆过程，是对具有特定含义的输入代码进行的输入代

20、码进行“翻译翻译”，将其转化成相应，将其转化成相应的输出信号。的输出信号。 常见译码器有二进制译码器、二常见译码器有二进制译码器、二- -十进制十进制译码器和数字显示译码器。译码器和数字显示译码器。 译码器就是能完成译码功能的逻辑部件，译码器就是能完成译码功能的逻辑部件，它是多输入、多输出的组合逻辑电路。它是多输入、多输出的组合逻辑电路。26 二进制译码器常用类型二进制译码器常用类型: :2线线 4线译码器线译码器 型号型号: 74ls1393 线线 8线译码器线译码器 型号型号: 74ls1384 线线 16线译码器线译码器 型号型号: 74ls154用途用途: : 计算机中的地址译码电路计

21、算机中的地址译码电路27(1) 2 线线 4线译码器线译码器 a1a0y1y3y0y2真值表真值表y2a1a0y1y30 0 1 1 1 00 1 1 1 0 11 0 1 0 1 11 1 0 1 1 1 y0y0画关于画关于 的卡诺图的卡诺图a1a001111100y0=a1 + a0 =a1a0写出关于写出关于 的逻辑式的逻辑式y0 28同理写出其他输出量的逻辑式同理写出其他输出量的逻辑式y0=a1 + a0 =a1a0y1=a1 + a0 =a1a0y2=a1 + a0 =a1a0y3=a1 + a0 =a1a011&y0 y1 y2 y3 a1a074ls13929(2) 3

22、线线8线译码器（线译码器（74ls138）a0a1a2y0y1y7a2a1a00 0 0 只只 =0y00 0 1 只只 =0y11 1 1 只只 =0y7(逻辑电路设计略逻辑电路设计略,设计方法同设计方法同24译码器译码器)3074ls138引脚排列图和逻辑符号引脚排列图和逻辑符号31输输 入入s1 s2+s3 a2 a1 a0输输 出出y0 y1 y2 y3 y4 y5 y6 y71 0 0 0 01 0 0 0 11 0 0 1 01 0 0 1 11 0 1 0 01 0 1 0 11 0 1 1 01 0 1 1 10 d d d dd 1 d d d0 1 1 1 1 1 1 11

23、 0 1 1 1 1 1 11 1 0 1 1 1 1 11 1 1 0 1 1 1 11 1 1 1 0 1 1 11 1 1 1 1 0 1 11 1 1 1 1 1 0 11 1 1 1 1 1 1 01 1 1 1 1 1 1 11 1 1 1 1 1 1 174ls138译码器真值表译码器真值表 32(3) 4线线16线译码器（线译码器（74ls154）(逻辑电路设计略逻辑电路设计略,设计方法同设计方法同24译码器译码器)0 0 0 1 只只 =0a2a1a00 0 0 0 只只 =0y0y11 1 1 1 只只 =0y15a3a0a1a2y0y1y15a333 解解 : 给定的逻辑

24、函数有给定的逻辑函数有4个逻辑变量，可采用个逻辑变量，可采用4-16线的译码器和与非门实现。线的译码器和与非门实现。 也可以充分利用译也可以充分利用译码器的使能输入端，用码器的使能输入端，用3-8线译码器实现线译码器实现4变量逻变量逻辑函数。辑函数。 34将逻辑变量将逻辑变量b、c、d分别接至片分别接至片和片和片的输入端的输入端a2、a1、a0，逻辑变量，逻辑变量a接至片接至片的使能端和片的使能端和片的使能端的使能端s1。这样，当输入变量。这样，当输入变量a=0时，片时，片工工作，片作，片 禁止，由片禁止，由片产生产生m0m7 ；当；当a=1时，片时，片工作，片工作，片禁止，由禁止，由片片产生

25、产生m8m15。将译码器输出中与函数相关的项进行。将译码器输出中与函数相关的项进行与非与非运算，即运算，即可实现给定函数可实现给定函数f的功能。的功能。35译码器的应用举例译码器的应用举例:(1) 模拟信号多路转换的数字控制模拟信号多路转换的数字控制 输入模拟电压输入模拟电压模拟电子开关模拟电子开关u0u1u2u3译码器译码器a1a0y0y1y2y3u输出模拟电压输出模拟电压数字控制信号数字控制信号36(2) 计算机中存储器单元及输入输出接口的寻址计算机中存储器单元及输入输出接口的寻址0单元单元1单元单元2单元单元3单元单元控制门控制门控制门控制门控制门控制门控制门控制门译码器译码器a1a0y

26、0y1y2y3或接口单元或接口单元存储器单元存储器单元 计算机计算机 中央控制中央控制 单元单元 (cpu)数据线数据线地址线地址线 单元选择线单元选择线37 二二-十进制译码器的功能十进制译码器的功能: 将将4位位bcd码的码的10组代码翻译成组代码翻译成10个十进制数个十进制数字符号对应的输出信号。字符号对应的输出信号。 二二-十进制译码器十进制译码器74ls42译码器引脚排列图译码器引脚排列图 3874xx42 bcd十进制译码器功能表十进制译码器功能表数数字字bcd输入输入十进制输出十进制输出dcba012345678900 0 0 0lhhhhhhhhh10 0 0 1hlhhhhh

27、hhh20 0 1 0hhlhhhhhhh30 0 1 1hhhlhhhhhh40 1 0 0hhhhlhhhhh50 1 0 1hhhhhlhhhh60 1 1 0hhhhhhlhhh70 1 1 1hhhhhhhlhh81 0 0 0hhhhhhhhlh91 0 0 1hhhhhhhhhl无无效效1 0 1 0hhhhhhhhhh1 0 1 1hhhhhhhhhh1 1 0 0hhhhhhhhhh1 1 0 1hhhhhhhhhh1 1 1 0hhhhhhhhhh1 1 1 1hhhhhhhhhh39 显示译码器显示译码器二二-十进十进制编码制编码显示译显示译码器码器显示显示器件器件在数字

28、系统中，常常需要将运算结果用在数字系统中，常常需要将运算结果用人们习惯的十进制显示出来，这就要用到人们习惯的十进制显示出来，这就要用到显示译码器显示译码器。40显示器件显示器件：常用的是常用的是七段显示器件七段显示器件七段七段led显示器数码管显示器数码管abcdefg41abcdfga b c d e f g1 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 1e42十进制数十进制数 a a3 3a a2 2a a1 1a a0 0 ya yb yc yd ye yf ygya yb yc yd ye yf yg 显示字形显示字形 0 0 0 0 0 00 0 0 0

29、 1 1 1 1 1 1 1 1 1 1 1 0 01 0 0 1 1 0 0 0 10 0 0 1 0 0 1 1 0 0 0 0 1 1 1 0 0 0 0 1 2 2 0 0 1 0 0 0 1 0 1 1 1 0 1 1 0 1 2 1 0 1 1 0 1 2 3 3 0 0 1 1 0 0 1 1 1 1 1 1 1 0 0 1 3 1 1 1 0 0 1 3 4 4 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 1 4 1 1 0 0 1 1 4 5 5 0 1 0 1 0 1 0 1 1 1 0 1 1 0 1 1 5 0 1 1 0 1 1 5 6 0 1 1 0

30、 6 0 1 1 0 0 0 0 1 1 1 1 1 6 0 1 1 1 1 1 6 7 7 0 1 1 1 0 1 1 1 1 1 1 1 0 0 0 0 7 1 1 0 0 0 0 7 8 8 1 0 0 0 1 0 0 0 1 1 1 1 1 1 1 1 8 1 1 1 1 1 1 8 9 9 1 0 0 1 1 0 0 1 1 1 1 1 0 0 1 1 9 1 1 0 0 1 1 9 七七段段显显示示译译码码电电路路真真值值表表43a3a2a1a000110100100111101111111000无所谓项无所谓项当当1 1处理处理先设计输出先设计输出yaya的逻辑表示式及电路图的逻

31、辑表示式及电路图ya=a3+a2a0+a2a1+a2a0=a3 a2a0a2a1a2a0 a a3 3a a2 2a a1 1a a0 0 ya ya0 0 0 0 0 0 0 0 0 0 1 1 1 0 0 0 1 1 0 0 0 1 0 02 0 0 1 0 2 0 0 1 0 1 1 3 0 0 1 1 3 0 0 1 1 1 1 4 0 1 0 0 4 0 1 0 0 0 0 5 0 1 0 15 0 1 0 1 1 1 6 0 1 1 0 6 0 1 1 0 0 0 7 0 1 1 1 7 0 1 1 1 1 1 8 1 0 0 0 8 1 0 0 0 1 1 9 1 0 0 1 9

32、 1 0 0 1 1 144以同样的方法可设计出以同样的方法可设计出yb-ygyb-yg的逻辑表示式及其的逻辑表示式及其电路图；将所有电路图画在一起，就得到总电电路图；将所有电路图画在一起，就得到总电路图。路图。将此电路图集成化，将此电路图集成化，得到得到七段显示译码器七段显示译码器的集成电路的集成电路74ls4874ls4874ls48gndvcc电源电源5v5v地地a3a2a1a0yayaybybydydyfyfyeyeygygycycltibibr七段数码管显示译码器七段数码管显示译码器45ib为为0 0时，使时，使ya-yg=0ya-yg=0，全灭。熄灭，全灭。熄灭ibr 为为0 0，

33、且，且a a3 3a a0 00 0时，使时，使ya-yg=0ya-yg=0，全零。，全零。控制端控制端控制控制端端七段数码管显示译码器七段数码管显示译码器输入数据输入数据输输出出为为0 0时，使时，使ya-yg=1,ya-yg=1,亮亮“8”8”，说明工作正常。测，说明工作正常。测试试lt：测试端：测试端ltib：灭灯端：灭灯端( (输入输入) )ibr：灭零输入端：灭零输入端：灭零输出端：灭零输出端ybr控制端功能控制端功能74ls48gndvcc电源电源5v5v地地a3a2a1a0yayaybybydydyfyfyeyeygygycycltibrib/ ybrybr，当，当i ibrbr

34、0 0且且a a3 3a a0 00 0时，时，y ybrbr0 0；否则；否则y ybrbr1 146七段显示译码器七段显示译码器74ls4874ls48与数码管的连接与数码管的连接5v5va ab bc cd de ef fg g74ls4874ls48(t339)(t339)gndgndvccvcc电源电源5v5va a3 3a a2 2a a1 1a a0 0yayaybybydydyfyfyeyeygygycycltlti ib bi ibrbr输入信输入信号号此三控制端不用时，通此三控制端不用时，通过电阻接高电平。过电阻接高电平。bcdbcd码码47编码编码是译码的反过程，是给不同

35、的输入信号分配是译码的反过程，是给不同的输入信号分配一个二进制代码的过程一个二进制代码的过程 根据编码信号的不同，可分为二进制编码器和二根据编码信号的不同，可分为二进制编码器和二-十进制编码器十进制编码器(又称十进制又称十进制-bcd码编码器码编码器) 根据对被编码信号的不同要求，可分为根据对被编码信号的不同要求，可分为普通编码普通编码器器和和优先编码器优先编码器 普通二进制编码器给出输入的信号对应的二进制普通二进制编码器给出输入的信号对应的二进制编码，有编码，有2n个输入信号和个输入信号和n个输出信号，称为个输出信号，称为2n：n线编码器。二线编码器。二-十进制编码器的输入信号是互斥十进制编

36、码器的输入信号是互斥的，即任何时候只允许一个输入端为有效信号。的，即任何时候只允许一个输入端为有效信号。 三、三、 编码器编码器481、8421 bcd码编码器码编码器输输入入10个互斥的数码个互斥的数码输输出出4位二进制代码位二进制代码真真值值表表499753197531076327632176547654298983iiiiiiiiiiyiiiiiiiiyiiiiiiiiyiiiiy逻辑表达式逻辑表达式i9 i8 i7i6i5i4 i3i2 i1 i0y3 y2 y1 y0(a) 由或门构成1111i9 i8 i7i6i5i4 i3i2 i1 i0(b) 由与非门构成y3 y2 y1 y0

37、&逻辑图逻辑图502、优先编码器、优先编码器输输入入不是不是互斥的数码互斥的数码输输出出4位二进制代码可识别输入信号的位二进制代码可识别输入信号的优先级别优先级别 优先编码器就是优先编码器就是 在输入端有多个有效信号时，按在输入端有多个有效信号时，按照优先级的顺序对优先级高的进行编码的编码器，照优先级的顺序对优先级高的进行编码的编码器，低优先级的不进行编码。低优先级的不进行编码。 注意书中注意书中page238页的真值表，表中页的真值表，表中“d”代表任代表任意项，可以看出同时几个输入信号有效时，编码意项，可以看出同时几个输入信号有效时，编码器将输出优先级最高的那个输入信号所对应的二器

38、将输出优先级最高的那个输入信号所对应的二进制编码，这里是进制编码，这里是i7优先级最高，并且是低电平优先级最高，并且是低电平有效。有效。51分析：一片分析：一片74ls148只能对只能对8路中断请求进路中断请求进行裁决并编码，但可行裁决并编码，但可设法使用其提供的扩设法使用其提供的扩展功能，用多片级联展功能，用多片级联的方法使其实现对的方法使其实现对16路甚至更多路中断请路甚至更多路中断请求进行裁决并编码。求进行裁决并编码。 52集成组合逻辑电路集成组合逻辑电路从多个数据中选择出一个数据通道，也叫多路转换器从多个数据中选择出一个数据通道，也叫多路转换器其功能类似一个多投开关，是一个多输入、单输

39、其功能类似一个多投开关，是一个多输入、单输出的组合出的组合逻辑电路逻辑电路。d d0 0d d1 1f fa a输入输入输出输出控制控制53 2 2选选1 1数据选择器数据选择器1 1& & &d d0 0d d1 1a a 1 1f f a f a f 0 d 0 d0 0 1 d 1 d1 1f= adf= ad0 0 + ad+ ad1 1输入数据输入数据输出数据输出数据控制信号控制信号集成化集成化d d0 0d d1 1y ya a型号型号:74ls157:74ls15754 4 4选选1 1数据选择器数据选择器( (集成电路型号集成电路型号:74ls153):

40、74ls153) a a1 1 a a0 0 y y 0 00 0 d d0 0 0 10 1 d d1 1 1 0 1 0 d d2 2 1 11 1 d d3 3 y=ay=a1 1a a0 0d d0 0 + a + a1 1a a0 0d d1 1 + a + a1 1a a0 0d d2 2 + a + a1 1a a0 0d d3 3d d0 0a a0 0d d3 3d d2 2d d1 1a a1 1y y55y=ay=a1 1a a0 0d d0 0 + a + a1 1a a0 0d d1 1 + a + a1 1a a0 0d d2 2 + a + a1 1a a0 0d

41、 d3 3& & & & 1 1d do od d1 1d d2 2d d3 311ya a0 0a a1 156& & &1 12 23 34 45 56 6& & &7 78 89 91010111112121313141415151616地地1y1y1d1d0 01d1d1 11d1d2 21d1d3 3a a1 12s2s2d2d2 22y2y2d2d0 02d2d1 12d2d3 3a a0 0电源电源1s1sttlttl集成电路：双集成电路：双4 4选选1 1数据选择器数据选择器型号型号:74ls153

42、:74ls153（国产（国产t1153-t4153)t1153-t4153)输出输出输入输入a a0 0a a1 1s sy y1 10 00 0 00 0 00 1 00 1 01 0 01 0 01 1 01 1 0d d0 0d d1 1d d2 2d d3 357如何用四选一选择器构成八选一选择器如何用四选一选择器构成八选一选择器? ? & 1588 8选选1 1数据选择器数据选择器-74ls151-74ls151 16 15 14 13 12 11 10 9 74ls151 1 2 3 4 5 6 7 8 vcc d4 d5 d6 d7 a0 a1 a2 d3 d2 d1 d

43、0 y y s gnd 70012701210120iiimdaaadaaadaaady70012701210120iiimdaaadaaadaaadys0 时59数据选择器数据选择器74ls151的扩展的扩展 y y74ls151(2)d7 d0 a2a1a0 en y y74ls151(1)d7 d0 a2a1a0 en11d15 d8d7 d0a3a2a1a0s2s1y2y1yy2y160数据选择器实现逻辑函数数据选择器实现逻辑函数原理：原理：从前述分析可知，数据选择器是地址选择变量的最从前述分析可知，数据选择器是地址选择变量的最小项输出器；而任何一个逻辑函数都可以表示为最小项之小项输出

44、器；而任何一个逻辑函数都可以表示为最小项之和的标准形式。因此，用数据选择器可以很方便地实现逻和的标准形式。因此，用数据选择器可以很方便地实现逻辑函数。辑函数。方法方法：表达式比较法（公式法）；卡诺图比较法。表达式比较法（公式法）；卡诺图比较法。1 1）当逻辑函数的变量个数和数据选择器的地址输入变量个）当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接用数据选择器来实现逻辑函数。数相同时，可直接用数据选择器来实现逻辑函数。2 2）当逻辑函数的变量个数多于数据选择器的地址输入变量）当逻辑函数的变量个数多于数据选择器的地址输入变量个数时，应分离出多余的变量，将余下的变量分别有序地个数时

45、，应分离出多余的变量，将余下的变量分别有序地加到数据选择器的地址输入端上。加到数据选择器的地址输入端上。61确定数据选择器确定数据选择器确定地址变量确定地址变量 2 1 abcbacbaln n个地址变量的个地址变量的数据选择器，数据选择器，不需要增加门不需要增加门电路，最多可电路，最多可实现实现n n1 1个变个变量的函数。量的函数。3 3个变量，选用个变量，选用4 4选选1 1数据选择器。数据选择器。a a1 1=a=a、a a0 0=b=b逻辑函数逻辑函数 1 选用选用74ls15374ls153 2 74ls15374ls153有两个有两个地址变量。地址变量。62求求d di i 3

46、（1）公式法）公式法函数的标准与或表达式函数的标准与或表达式：103210mmcmcmabcbacbal4 4选选1 1数据选择器输出信号的表达式：数据选择器输出信号的表达式：33221100dmdmdmdmy比较比较l l和和y y，得：，得：103210ddcdcd、 3 63画连线图画连线图 4 4 c c 0 1 a b 0 y 74ls153 d0 d1 d2 d3 a1 a0 s l 64求求d di i的的方法方法（2）真值表法）真值表法c=1时时l=1，故故d0=cl=0，故，故d2=0l=1，故，故d3=1c=0时时l=1，故故d1=c65求求d di i的的方法方法（3）图

47、形法）图形法 ab c000111100011011010d0d1d3d2103210ddcdcd、66)13,12,11,10, 9 , 5 , 4 , 3 , 0(),(mdcbal用数据选择器实现函数：用数据选择器实现函数：例例选用选用8 8选选1 1数据选择器数据选择器74ls15174ls151设设a a2 2=a=a、a a1 1=b=b、a a0 0=c=c abcd00011110001110010111111001100001求求d di id0=dd2=1d6=1d4=dd1=dd3=0d7=0d5=167d d 1 0 d 1 1 0 a b c 0ly74ls151d0

48、 d1 d2 d3 d4 d5 d6 d7 a2 a1 a0 en画连线图画连线图681 1）. .用具有用具有n n个地址端的数据选择器实现个地址端的数据选择器实现n n变量函数变量函数 例例1 1 用用8 8选选1 1数据选择器实现逻辑函数数据选择器实现逻辑函数y=ab+ac+bcy=ab+ac+bc。解：解：a：表达式比较法求解。：表达式比较法求解。 （1）将函数表达式转换为标准与）将函数表达式转换为标准与-或表达式如下：或表达式如下：7653mmmmabccabcbabcabcacaby（2）令）令a=a2、b=a1、c=a0，将上述表达式与，将上述表达式与8选选1数据选择器输出函数表

49、达式比较可得：数据选择器输出函数表达式比较可得：7766554433221100dmdmdmdmdmdmdmdmyd0=d1=d2=d4=0，d3=d5=d6=d7=169解：解：b：卡诺图比较法求解。：卡诺图比较法求解。 （1）分别作出逻辑函数卡诺图和）分别作出逻辑函数卡诺图和8选选1数据选择器卡诺图数据选择器卡诺图如下如下（2）令）令a=a2、b=a1、c=a0，比较两个卡诺图可得：，比较两个卡诺图可得：d0=d1=d2=d4=0，d3=d5=d6=d7=1702 2）. .有有n n个地址端的数据选择器实现个地址端的数据选择器实现m m变量函变量函数（数（mnmn） 一般将卡诺图的变量数称为该图一般将卡诺图的变量数称为该图维数维数。如果把某些变。如果把某些变量也作为卡诺图小方格内的值，则会减小图的维数，这种量也作为卡诺图小方格内的值，则会减小图的维数，这种图称为图称为降维图降维图。 当函数输入变量的数目大于数据选择器的地址端的数当函数输入变量的数目大于数据选择器的地址端的数目，只有将函数卡诺图的维数降到与选择器卡诺图的维数目，只有将函数卡诺图的维数降到与选择器卡诺图的维数相同，两个卡诺图的才能一一对应。也就是说，对于函数相同，两个卡诺图的才能一一对应。也就是说，对于函数输入变量多于选择器地址端的电路设计，必须先对函