北邮微机原理-储存器及储存器子系统

1、1第五章存储器及存储器子系统 2第五章作业q 1，2，3，5，7，12。3本章主要内容q存储器的分类、技术指标、组成及层次结构q静态随机存储器 (SRAM)q只读存储器 (ROM，EPROM， E2PROM，FLASH)q动态存储器(DRAM)q存储器的接口设计4第一节 存储器概述 5本节基本内容q存储器技术指标q存储器分类与性能q内存的基本组成q存储系统的层次结构q由于CPU的速度不断提高，处理的信息量不断增大，要求存储器提高存取速度，改进存取方式(如突发存取，并行存取等方式)。6存储器的主要技术指标q存储器: 本章指具体的独立的存储芯片、模块或介质，与前面泛指计算机中的存储部件不同。q存储

2、容量: 指它可存储的信息的字节数或比特数，通常用存储字数(单元数)存储字长(每单元的比特数)表示。例如:1Mb=1M 1bit=128k 8bit=256k 4bit=1M位1MB=1M 8bit=1M字节不同宽度与存储体组织结构有关7存取时间q存取时间(访问时间)TA: 从存储器接收到读/写命令到信息被读出或写入完成所需的时间(决定于存储介质的物理特性和寻址部件的结构)。ROM存取时间通常为几百 ns； RAM存取时间通常为几十 ns 到一百多 ns；双极性RAM存取时间通常为1020 ns。TA的提高很快8存取周期q存取周期 TM: 指在存储器连续读/写过程中一次完整的存取操作所需的时间，

3、或者说是CPU连续两次访问存储器的最小时间间隔。有些存储器在完成读/写操作后还有一些附加动作 时间或恢复时间，例如刷新或重写。qTM略大于TA。q决定了存储器的速度。9带宽q数据传送速率(频宽)BM: 单位时间内能够传送的信息量。若系统的总线宽度为W，则BM=W/TM(b/s)。例如:若 W=32位，TM=100ns，则BM = 32bit /1001E-9s = 3201E+6 = 320Mbit/s = 40MB/s若TM = 40ns，则 BM = 100MB/s (PCI的TM=30ns)q早期的PC机: 总线为8位，TM = 250ns，BM = 8bit/(2501E-9) = 4

4、MB/s10其他指标q体积与功耗嵌入式系统或便携式微机中尤为重要q可靠性平均故障间隔时间(MTBF)，即两次故障之间的平均时间间隔。qEPROM: 重写次数在数千到10万次之间；qROM: 数据保存时限是20年到100多年。11存储器的分类与性能q内部存储器: 也称主存储器，但有了Cache后，内存包括主存与Cache。其速度快，价格贵，容量有限:CRT存储器磁性存储器: 磁泡存储器和磁芯存储器，信息不易丢失，但容量小，体积大。半导体存储器q外部存储器: 又称海量存储器，容量大，价格低，不挥发。但存取速度慢。外存有:磁表面存储器: 磁鼓，磁盘(硬盘、软盘)、磁带光存储器: CD-ROM, DV

5、D-ROM, CD-R, WR-CD 半导体存储器: Flash存储器(闪存盘，闪存条，U盘)。12半导体存储器q半导体存储器种类很多，分为双极性存储器和MOS存储器，后者又有很多种类。双极性存储器: 速度快，功耗大，价格贵，容量小。适宜作Cache、队列等；MOS存储器: 速度稍慢，集成度高，功耗小，价格便宜。MOS存储器分为多种ROM和RAM。13只读存储器ROMq只读存储器ROM: 工作过程中不能写入，内容不易挥发。掩膜ROM，厂家制造时已编程，用户不可编程，不易挥发。PROM: 用户可一次编程(OTP)。不可擦除。EPROM: UV-EPROM，紫外线擦除可编程ROM。E2PROM:

6、电可擦除可编程ROM14随机访问存储器RAMqRAM存储器: 随机存取存储器，又称随机读/写存储器，易挥发。SRAM: 静态存储器，掉电后，信息丢失挥发。DRAM: 动态存储器，即使不掉电，信息也会丢失，需要定时刷新。15存储器的基本组成q各种存储器的内部结构各异，但从宏观上看，通常都有以下几个部分: 存储体，地址译码，读/写电路。存储体: 存储二进制信息的矩阵，由多个基本存储单元组成，每个存储单元可有0与1两种状态，即存储1bit信息。地址译码部件: 地址线通过译码器选中相应的存储单元中的所有基本单元。地址线条数n=log2N(N为存储单元数)。即: N=2n ，若n=16，N=216=65

7、536 16读/写电路q读/写电路由读出放大器、写入电路和读/写控制电路构成，通过数据线与CPU内的数据寄存器相连。q内存的基本组成框图如右图:MARMDRCPU地址线地址线控制线控制线数据线数据线地址译码地址译码存储体存储体读写电路读写电路内存芯片内存芯片图5.1 内存的基本组成 图5.1 内存的基本组成 17存储系统的层次结构q为了解决存储器速度与价格之间的矛盾，出现了存储器的层次结构。q程序的局部性原理: 在某一段时间内，CPU频繁访问某一局部的存储器区域，而对此范围外的地址则较少访问的现象就是程序的局部性原理。对大量典型程序运行情况的统计分析得出的结论是: CPU对某些地址的访问在短时

8、间间隔内出现集中分布的倾向。q层次结构是基于程序的局部性原理的。18存储系统的层次结构q多级存储体系的组成: 目前，大多采用三级存储结构。即: Cache-主存-辅存，如下图:CPU高高速速缓缓存存主存主存 辅存辅存辅助硬件辅助硬件辅助硬、辅助硬、软件软件19层次qCache引入主要解决存取速度，外存引入主要解决容量要求。qCPU内的寄存器、Cache、主存、外存都可以存储信息，它们各有自己的特点和用途。它们的容量从小到大，而存取速度是从快到慢，价格与功耗从高到低。qCache又分为指令Cache和数据Cache。20多级存储系统的性能q考虑由Cache和主存构成的两级存储系统，其性能主要取决

9、于Cache和贮存的存取周期以及访问它们的次数。(存取周期为: Tc,Tm ;访问次数为: Nc,Nm) Cache(NC,TC) 主存主存 (Nm,Tm)Cache的命中率的命中率 H= Nc (Nc+Nm)CPU访存的平均时间访存的平均时间 Ta= H Tc+ (1-H) Tm 21Cache-主存系统的效率q Cache-主存系统的效率q e = Tc / Ta = 1 H+(1-H)Tm/Tc根据统计分析根据统计分析: Cache 的命中率可以达到的命中率可以达到90%98%当当Cache的容量为的容量为: 32KB时，命中率为时，命中率为86% 64KB时，命中率为时，命中率为92%

10、 128KB时，命中率为时，命中率为95% 256KB时，命中率为时，命中率为98%22半导体静态存储器23SRAMqSRAM与各种类型的ROM都属于半导体静态存储器。q静态存储器(SRAM)6管静态存储器单元电路电路组成工作原理 列选择线列选择线I/OI/OT1T2T3T4T5T6T7T8+5V D位位线线 D位位线线行选择线行选择线XQQ图图5.4 6管SRAM的基本存储单元的基本存储单元 246管SRAM单元电路q当Q=1, T2导通，Q= 0, T1截止。q同样，当Q0时，T1导通，T2截止。qT1、T2构成双稳态触发器，存储0与1。qT3、T4为负载管，为触发器补充电荷。qT5、T6

11、为门控管，与数据线D和D相连。25工作原理q当行选X=1(高电平)，T5、T6导通，Q、Q就与D与D相连。当这个单元被选中时，相应的列选Y=1，T7、T8导通(它们为一列公用)，于是，D, D输出。q当写入时，写入信号自D (或D)输入，此时，D=1, D=0, T5、T6、T7、T8都导通(因为X=1, Y=1)，DT7T5Q=1; DT8T6Q=0. 26SRAMq输入信息存储于T1、T2之栅极。q当输入信号、地址选通信号消失后，T5T8截止，靠VCC 与T3就能保持F/F=1，所以，不用刷新(即信息不用再生)。qD与D对外只用一条输出端接到外部数据线上，这种存储电路读出是非破坏性的。 2

12、7SRAM的引脚信号与读写操作q下面是SRAM芯片62128的引脚信号(128k8) A16A0WEOECSD7D0 SRAM 62128128k 8A16A0 地址线地址线D7D0 双向数据线双向数据线CS 片选信号片选信号WE 写允许信号写允许信号OE 输出允许信号输出允许信号(读读)这种芯片内部为字结构这种芯片内部为字结构(即即8位数据每位都有位数据每位都有)28SRAM的内部结构q内部组成结构:内部有存储矩阵，读写控制电路，行、列译码器，输入、输出数据缓冲器等组成。 q存储矩阵即信息存储体，每一位二进制信息需要一个6管基本单元电路，如2k8位=20488=16384个这样的单元电路组成

13、存储体。q读写控制电路主要控制读信号(OE)、写信号(WE)及片选信号(CS)。q SRAM大多数都采用复合译码方式，而不采用线译码。因为线性译码对外的引线太多。一般把地址线分为行和列地址分线数，可以对称，也可以不对称。29典型芯片qSRAM 有Intel 6116，6264，62128，62256等。q下面介绍6116:容量为: 16k位=2k8bit，此SRAM内部是按字节组织的。地址线: 11条，7条用于行地址，4条用于列地址。数据线: 8条，按字节输入、输出。存储体: 128168 = 16384个存储单元。控制线: 3条，OE, WE, CS。q6116的引脚与内部结构如下图:306

14、116的引脚与内部结构A7A6A5A4A3A2A1A0D0D1D2GND123456789101112VccA8A9WEOEA10CSD7D6D5D4D32423222120191817161514136116控制逻辑行译码输入数据控制列I/O列译码128*128存储矩阵A10A4D7D0A3A0CSWEOE图5.10 6116的引脚和图5.10 6116的引脚和功能框图功能框图31只读存储器ROMq只读存储器ROM: ROM的信息在使用时是不被改变的，即只能读出，不能写入，写入是有条件的。故一般只能存放固定程序和常量，如监控程序、BIOS程序等。q种类:掩膜ROM，厂家制造时已编程，用户不可

15、编程，不易挥发。PROM: 用户可一次编程(OTP)。不可擦除。EPROM: UV-EPROM，紫外线擦除可编程ROM。E2PROM: 电可擦除可编程ROM32掩膜ROM q掩膜ROM: 是厂家根据用户的要求采用掩膜技术把程序和数据在制作集成电路时就已写入完成。一旦制造完毕，存储器的内容就被固定下来，用户不能修改。若要修改，就只能重新设计掩膜和生产新的芯片。 33掩膜ROMq图为一个简单的44位MOS管ROM，采用单译码结构，两位地址可译出4种状态，输出4条选择线，可分别选中4个单元。每个单元有4位输出。若A1A0=00, 则选中0号单元，输出为1010B.图中的矩阵中，在行列的交点，有的有管

16、子，输出为0，有的没有，输出为1，这是根据用户提供的程序对芯片图形(掩膜)进行二次光刻所决定的。A1A0地址译码器D3D2D1D0Vcc单元0单元1单元2单元3图5.14 掩膜式ROM示意图34一次性可编程ROMq为了便于用户根据自己的需要确定ROM的内容，有一种可一次编程的ROM，简称PROM。q这种芯片的内部是采用多发射极(8个)熔丝式PROM结构。每一个发射极通过一个熔丝与位线相连，管子工作于射极输出器状态。熔丝一旦烧断，不可逆转，所以只能一次编程写入。35PROM芯片的内部结构R Rc cE Ec cA A0 0A A1 1A A2 2A A3 3A A4 4字字地地址址译译码码3 3

17、2 21 13 32 2E Ec c读读写写控控制制读读写写控控制制R Rc cD D7 7D D0 0E Ec c图图5 5. .1 15 5 一一种种3 32 2* *8 8熔熔丝丝式式P PR RO OM M36UV-EPROMqUV-EPROM为可擦除可编程的ROM，内部电路结构如图，工作原理: q因为悬浮栅T3不导通，当X=1时，T1不导通，而T2总导通，该电路为全1输出。q当写入时，加12.5V25V高压，D, S被瞬时击穿，会有电子通过绝缘层注入悬浮栅。电压去掉后，电子无处泄漏，硅栅为负，形成导电沟道(P)，从而使EPROM单元导通，输出为0，没有击穿的单元输出仍为1。P+P+

18、+ + + + +N N 衬衬底底SDSiO2浮浮栅栅（a a）位位线线Vcc位位线线输输出出行行线线浮浮栅栅管管（b b）图图5 5. .1 16 6 浮浮栅栅M MO OS S E EP PR RO OM M 存存储储电电路路T T3 3T T1 1T T2 237UV-EPROM擦除q当紫外线照射时，悬浮栅上的电荷会形成光电流泄漏掉，即可把信息擦除。输出仍为全1。用紫外线照射芯片的石英窗口约10多分钟即可OEOEPGMPGMCECEA A1 12 2A A8 8A A7 7A A0 0D D7 7D D0 0输出允许输出允许编程逻辑编程逻辑Y 译码Y 译码X 译码X 译码输出缓冲输出缓冲

19、Y 门Y 门256*256256*256存储矩阵存储矩阵图5.17 2764A的功能框图 图5.17 2764A的功能框图 38UV-EPROM的编程编程编程校验校验地址编码地址编码高高45ms45ms地址地址数据数据VppVppCECEPGMPGMOEOE图5.18 2764A编程时的波形图5.18 2764A编程时的波形39EPROM芯片27C040(512k 8)q27C040的引脚信号如图。 A0A18OECE/PGMVPPD7D027C040512k 8A0A18 地址线地址线D0D7 数据线数据线OE 输出允许输出允许(读读)CE/PGM 片选片选/编程脉冲；在读出操作编程脉冲；在

20、读出操作时是片选信号；在编程时是编程脉冲输时是片选信号；在编程时是编程脉冲输入端入端(加入一个加入一个50ms左右的左右的TTL负脉负脉冲冲)。VPP 编程电压，编程电压，12.5V; 正常时，正常时，VPP接接 VCC (+5V)40E2PROMqE2PROM: 电擦除PROM，又称EEPROM: Electrically Erasable PROMq工作原理: 是在绝缘栅MOS管的浮栅附近再增加一个栅极 (控制栅)。给控制栅加一正电压，就可在浮栅和漏极之间形成厚度不足200(埃)的隧道氧化物。利用隧道效应，电子可注入浮栅 ，即数据被编程写入。若给控制栅加一负压，浮栅上的电荷可泄漏掉，即信息

21、被擦除。q目前高压源已集成在芯片内而使用单一的+5V电源41E2PROM芯片28256(32k8位)A0A14D0D7CEOEWEE2PROM 28256 32k 8A0A14 地址线地址线D0D7 数据线数据线CE 片选片选OE 输出允许输出允许WE 写允许写允许CE OE WE L L H 读出读出 L H L 编程写入编程写入/ 芯片擦除芯片擦除写入一个字节大约写入一个字节大约15ms，可以按字节，可以按字节擦除，也可按页擦除和整片擦除。不需擦除，也可按页擦除和整片擦除。不需擦除的部分可以保留。擦除的部分可以保留。42闪速存储器(FLASH)q闪速存储器也称为快闪存储器或闪存，是一种电可

22、擦除的非易失性只读存储器。q按区块或页面组织；除了可进行整个芯片的擦除和编程外，还可按字节、区快或页面进行擦除与编程。q可进行快速页面写入: CPU将页面数据按芯片存取速度(一般几十到200ns)写入页缓存，再在内部逻辑控制下，将整页数据写入相应页面，大大提高了编程速度。43闪速存储器(FLASH)q具有内部编程控制逻辑: 写入时，由内部逻辑控制操作，CPU可做其他工作。CPU通过读出校验或状态查询获知编程是否结束q具有在线系统编程能力: 擦除与写入无需取下。q具有软件和硬件保护能力: 可防止有用数据被破坏。44闪存的特点q内部设有命令寄存器和状态寄存器，因而可通过软件灵活控制。 q采用命令方

23、式可使闪存进入各种不同工作状态。如整片擦除，页面擦除，整片编程，分页编程，字节编程，进入保护方式，读识别码等。q闪存内部可自行产生编程电压VPP。在工作状态下，在系统中就可实现编程操作。q部分型号内部具有状态机和编程计时器，编程写入可在其内部控制下自动完成。 45闪存的组织结构q按页面组织和按区块组织按页面组织: 内部有页缓存，存储体按页面组织，页缓存大小和存储体的页大小一致，可以把页缓存内容同时编程写入相应的页内单元，提高了编程速度。按区块组织: 按区块组织的闪存，提供字节、区块和芯片擦除能力，编程速度较快，编程灵活性优于页面方式。 46闪存芯片举例qSST公司28EE0202Mb页面式闪存

24、，256k8位。q内部组织为2048页，每页128个字节。 页面写周期为页面写周期为5ms，平均写入时间为，平均写入时间为 39ns/字节。读出时间为字节。读出时间为120150ns，重写次数超过重写次数超过10万次，数据保持时间万次，数据保持时间大于大于100年。年。 对外信号对外信号: 32条引脚。条引脚。 A7A17 : 11条行地址，决定页位置；条行地址，决定页位置； A0A6 : 6条列地址，决定页内地址。条列地址，决定页内地址。 工作方式参阅教材。工作方式参阅教材。A7A17A0A6CEWEOED0D7 SST28EE020 FLASH256k 847闪存的应用q闪存像RAM一样可

25、在线写入数据，又具有ROM的非易失性，因而可以取代全部的UV-EPRAM和大部分的EEPROM。监控程序、引导程序或BIOS等基本不变或不经常改变的程序。闪存条、闪存卡(Flash card，U盘)，数字相机，个人数字助理(PDN), MP3播放器，笔记本等辅存。v因其无机械运动，存取速度快，体积小，可靠性高等优点48动态RAM存储器(DRAM) 49DRAM的基本存储单元TCS Cd（寄生寄生 电容） 电容）字选线字选线XD（数据线数据线）q由T与电容Cs组成，信息存储在Cs上。当X=1，T导通，电容Cs与数据线D连通。q写入时，外部数据驱动D，并由D对电容Cs充电或放电，改变其存储的信息。

26、qCs上的电荷会泄漏，需要刷新。50DRAM的读出q读出时，Cs经D对数据线上的寄生电容Cd充电或放电，从而改变寄生电容Cd上的电压，读出所存储的信息。因每次输出都会使Cs上原有的电荷泄放，存储的内容就会被破坏，所以读出是破坏性的。为此，每次读出后读需要进行再生(重新写入)以恢复Cs上的信息。q因为CsCd，读出时引起的数据线上的电压变化很小，再加上噪声的影响，需经过灵敏度很高的读出放大器放大和整形后才能输出。51DRAM的基本存储单元q由于基本单元电路简单，使DRAM的集成度 (集成基本存储单元数)很高，但DRAM的附属电路 较复杂，需读出放大器，整形，刷新等电路。52DRAM的引脚信号q由

27、于DRAM的容量较大，又不希望有太多的引脚，所以大多数DRAM芯片都采用分时复用方式传输地址，将地址分为行地址和列地址两部分分时在地址线上传送。对本芯片用A0A9先传送低10位地址，再传送高10位地址A10A19。 qWE#: 写允许信号qDi与Do为数据输入/输出信号qA0A9: 地址信号A0A9RASCASWEDoDi1M 1bitDRAMRAS和和CAS分别为行、列地址选通信号分别为行、列地址选通信号53DRAM的引脚信号qRAS: 行地址选通信号，有效时在地址线上传送的是行地址(低10位)，用其下降沿将低10位地址锁存到内部行地址锁存器。qCAS: 列地址选通信号，有效时在地址线上传送

28、的是列地址(高10位)，用其下降沿将高10位地址存到内部列地址锁存器。qDRAM芯片不需要片选CS。54DRAM的读写操作q下图为DRAM的读写操作时序，首先在地址线上出现有效的行地址，然后RAS有效。经过一段时间之后，行地址被撤销，改送列地址，CAS有效。当行、列地址都被锁存到内部的行、列地址锁存器之后，即可根据WE信号进行读写操作。地 址 线R A SC A SW ED iD o行 地 址列 地 址行 地 址列 地 址写 数 据读 数 据图 5.12 D R A M 操 作 时 序 55DRAM芯片的内部结构q下面通过一个具体的DRAM芯片2116介绍DRAM的内部结构。q2116为16k

29、1bit的DRAM芯片，其内部有行、列地址锁存器，行、列译码器，存储矩阵，读出放大器，时钟电路，输出缓冲器和输入寄存器等部件组成。q对外引脚16条:A0A6: 地址信号为7条；WE: 写允许；RAS: 行地址选通，CAS: 列地址选通Do: 数据输出，Di: 数据输入，使用时Do、Di连接在一起。56(a) 逻辑符号A0A0A1A1A2A2A3 DinA3 DinA4A4A5A5A6A6RAS DoutRAS DoutCASCASWEWE时钟电路2 2RAS128*128阵列输入寄存器时钟电路列译码器读出放大器和I/O通道列地址销存器行译码器行地址锁存器输出缓冲器CASA0A6DinWESTO

30、REDout(b)2116 动态RAM芯片结构DISABLEENABLE图5.12 2116图5.12 2116 DRAM 芯片的逻辑符号结构框图 芯片的逻辑符号结构框图57DRAM刷新qDRAM的刷新有片内刷新和片外刷新两种。具体方式有三种: 集中刷新、分散刷新、异步刷新。q集中刷新: 将整个刷新周期分为两部分,前一部分可进行读、写或维持 (不读不写)，后一部分不进行读写操作而集中对DRAM刷新操作。q这种方式控制简单。但在刷新过程中不允许读写，存在死时间。58分散刷新q分散刷新(隐式刷新): 在每个读写或维持周期之后插入刷新操作，刷新存储矩阵的一行所有单元。这样把一个存储系统的周期分为两部

31、分，读写、维持时间和刷新时间。q优点是控制简单，不存在死时间；缺点是刷新时间占整个读写系统时间的一半，故只用于低速系统。 59异步刷新q异步刷新: 利用CPU不访问存储器的时间进行刷新操作。若按照预定的时间间隔应该刷新时，CPU正在访问存储器，刷新周期可以向后稍微延迟一段时间，只要保证在刷新周期内所有的行都能得到刷新即可。q这种方式优点是: 对CPU访存的效率和速度影响小，又不存在死时间；缺点是: 控制电路较复杂。q在微机中，可以在DMA控制器的控制下进行分散或异步刷新，也可在中断服务程序中进行集中或分散刷新。用DMA方式刷新比中断方式效率高。60DRAM的刷新模式qDRAM的存储体是按行、列

32、组织的二维存储矩阵，而刷新是按行进行的，每次刷新对一行的数据同时进行读出、放大、整形和再写入。刷新操作有多种模式，有的芯片支持其中一种模式，有的芯片同时支持多种模式。q常见的两种刷新模式为:只用RAS刷新模式，CAS处于高电平(不动作)。CAS在RAS之前的刷新模式(自动刷新模式)61只用RAS刷新q此模式无需给出列地址，消耗电流小，需外部刷新地址计数器RASCASDout地址行地址高阻态图5.13 只用RAS信号的刷新模式62CAS在RAS之前的刷新 (自动刷新)q利用CAS信号比RAS提前动作来实现刷新。 正常时，RAS先于CAS有效；而若在CAS下降沿之后RAS才变低，则DRAM芯片进入

33、刷新周期。此时外部产生的地址被忽略，而是由DRAM内部刷新地址计数器产生刷新地址，每一刷新周期自动将这个地址计数器加1，故不需外加的刷新地址计数器。 RASCASDout高阻态图5.14 CAS在RAS之前的刷新模式63DRAM控制器qDRAM控制器产生DRAM访存和刷新的时序信号，生成DRAM的行地址和列地址，能自动生成刷新地址，许多厂家设计了自己的DRAM控制器，将DRAM的所有外围支持电路集成于独立的集成电路中。64DRAM控制器的基本结构q五部分:地址多路开关: CPU的地址总线转换成分时的DRAM行、列地址，另一方面在地址总线与刷新地址之间进行切换刷新地址计数器: 每次刷新均由该计数

34、器提供刷新地址刷新定时器: 提供刷新定时信号仲裁电路: 因CPU访存与刷新是异步的，故有可能发生冲突，仲裁电路可依据一定的策略决定谁有优先级定时发生器: 负责产生行、列地址选通信号，读写控制信号等q有些厂商把DRAM控制器与DRAM芯片集成于同一芯片中65DRAM控制器的基本结构图CPUDRAM刷新地址 计数器地址多路 开关刷新地址DRAM地址（分时的行 列地址）地址总线 刷新定时器仲裁电路读/写控制刷新请求 定时发生器RASCASWEDRAM控制器图5.15 DRAM 控制器的结构66存储系统设计需考虑的问题q容量: 根据应用场合，可能需要几KB几百KB(如嵌入式计算机)，也可能需要几MB几

35、GB(如系统机)。q地址(空间)安排: 对于固定程序与参数、引导程序与参数、随机程序与数据、中断向量表等的存储空间的分配，需作统一考虑与按排。即对ROM、RAM的地址分配。q数据总线宽度: 数据总线的宽度(如8，16，32，64位)决定存储器存储体的个数(1，2，4，8个)，也决定了字节使能信号的条数(BE0BEn)。q总线上的存储器存取信号及时序: 不同的总线有不同的接口信号和时序，存储器设计时必须认真考虑。67存储器的接口信号q存储器通过总线与CPU连接，它们之间要交换地址信息、数据和控制信息。其接口信号如图:A0AmD0DnRDWRCSSIZEXTACK/WAIT地址信号地址信号: A0

36、Am数据信号数据信号: D0Dn读、写信号读、写信号: RD、WR(有时二者合二为一有时二者合二为一)片选信号片选信号: CS(高地址译码产生高地址译码产生)多字节宽度多字节宽度(使能使能)信号信号: SIZE (指明存取的字节数，如字节、字、双字等指明存取的字节数，如字节、字、双字等)握手信号握手信号: XTACK(对异步总线为传输应答信号对异步总线为传输应答信号) WAIT(或或READY)对半同步总线为对半同步总线为 等待请求或准备就绪。等待请求或准备就绪。 68存储器接口设计举例q在PC/XT总线上用62256扩充64KB RAM。SRAM 62256为 32K8位，需两片。一般ROM

37、区常安排在地址高端，RAM区常安排在低端开始(因中断向量表在低端)。若在现有的8位机上扩充RAM，则要考虑扩充的RAM地址空间与机器原有的RAM相邻接。本次扩充的地址为: E0000HEFFFFH。数据线宽度: 8bit69存储器接口设计举例q地址译码采用门电路实现E0000HEFFFFH=1110 0000 0000 0000 00001110 1111 1111 1111 1111BA19A17=111B，A16=0A15=0, 选择第一片62256;A15=1, 选择第二片62256。70存储器接口设计举例SA19SA18SA17SA16SA15CS1CS2SA0SA14MEMRMEMW

38、A0A14RDWRCEA0A14RDWRCE62256RAM62256RAMD0D7地址译码器71存储器接口设计举例q例2: 用SRAM 62256在ISA (PC/AT)总线上扩充64KB RAM。因为ISA(PC/AT)为16位总线，故数据总线是D0D15。地址线为20位，且增加了高字节允许信号BHE，其接口信号与PX/XT不同。具体电路如下:72存储器接口设计举例SA19SA18SA17SA16CS1CS2SA1SA15MEMRMEMWA0A14RDWRCEA0A14RDWRCE62256RAM62256RAMD0D15地址译码器SA0BHE0#1#D0D7D8D15偶地址存储体奇地址存

39、储体73存储器接口设计举例q用64k16位 SRAM芯片，设计256k32位的存储器(32位微处理器)。该芯片上的UB、LB为SRAM的高、低字节有效使能信号。q该总线上一定提供字节选择允许信号: BH0、BH1、BH2、BH3；它们对应地址信号A1A0的编码如下: A1 A0 字节选择 数据信号 高低字节使能 0 0 BH0 D0D7 LB 0 1 BH1 D8D15 UB 1 0 BH2 D16D23 LB 1 1 BH3 D24D31 UB74地址分配q根据题目要求，计算需该芯片8片，分为2组: D0D15 , D16D31;q若采用20为地址线，A0、A1用于字节选择，A2A17用于片

40、内选择，剩下的A18、A19作为外部译码。75存储器接口设计举例q 64k16bit SRAM 芯片对外引脚和(2:4)译码器:A0A15D0D15CSWEOELBUBSRAM 64k 16SA18 SA19CS0CS1CS2CS3 2:4 译码器译码器74LS13976A B U SB E 0B E 1D B U SW EO EA 1 8A 1 9C S 0C S 1C S 2C S 3B E 2B E 3 2 : 4 译 码 器7 4 L S 1 3 9C S 0C S 1C S 2C S 3A 0 A 1 5D 0 D 1 5L BU BC SW EO EA 0 A 1 5D 0 D 1

41、 5L BU BC SW EO EA 0 A 1 5D 0 D 1 5L BU BC SW EO EA 0 A 1 5D 0 D 1 5L BU BC SW EO EA 0 A 1 5D 0 D 1 5L BU BC SW EO EA 0 A 1 5D 0 D 1 5L BU BC SW EO EA 0 A 1 5D 0 D 1 5L BU BC SW EO EA 0 A 1 5D 0 D 1 5L BU BC SW EO EA 2 A 1 7D 0 D 1 5A 2 A 1 7D 1 6 D 3 1A 2 A 1 7D 0 D 1 5A 2 A 1 7D 1 6 D 3 1A 2 A 1 7

42、D 0 D 1 5A 2 A 1 7D 1 6 D 3 1A 2 A 1 7D 0 D 1 5A 2 A 1 7D 1 6 D 3 1778086系统中存储器组成q因为数据线为16位，所以存储体分为两个，一个为偶地址存储体，一个为奇地址存储体；由信号A0、BHE作为存储体选择信号。A A 1 1 9 9 - - - - A A 1 1A A 0 0B B H H E ED D 1 1 5 5 - - - - D D 8 8D D 7 7 - - - - D D 0 0图图 5 5 . . 2 2 0 0 8 8 0 0 8 8 6 6 存存 储储 器器 的的 组组 成成S S E E L L

43、A A 1 1 8 8 - - - - A A 0 0奇奇 地地 址址 存存 储储 体体 5 5 1 1 2 2 K K B B * * 8 8 D D 7 7 - - - - D D 0 0S S E E L L A A 1 1 8 8 - - - - A A 0 0偶偶 地地 址址 存存 储储 体体 5 5 1 1 2 2 K K B B * * 8 8 D D 7 7 - - - - D D 0 078PC机内存的组织qPC机中内存的分区结构：把内存分为基本内存区、高端内存区、扩充内存区、扩展内存区，如下图。 扩扩 展展 内内 存存 区区( ( 可可 扩扩 到到 4 G B )高高 端端

44、 内内 存存 区区 扩扩 充充内内 存存 区区基基 本本 内内 存存 区区0 0 0 0 0 HA 0 0 0 0 H1 0 0 0 0 0 H6 4 0 K B3 8 4 K B图图 5 .1 6 P C 机机 的的 内内 存存 组组 织织79基本内存区和高端的组织用用 户户 程程 序序驱驱 动动 程程 序序D O S系系 统统 区区D O S数数 据据 区区中中 断断 向向 量量 区区系系 统统 R O M 区区保保 留留 区区I/O 卡卡 保保 留留 区区（ 网网 卡卡 、硬硬 盘盘 控控 制制 器器上上 的的 缓缓 冲冲 区区 ）显显 示示 缓缓 冲冲 区区64K B64K B128K B128K BF F F F F HF 0000HE 0000HC 0000HA 0000H9F F F F H00000H图图 5 5. .1 17 7 基基 本本 内内 存存 区区图图 5 5. .1 18 8 高高 端端 内内 存存 区区80扩展内存区q扩展内存是32位微机系统才有的内存区，是