液晶显示屏LCD显示接口设计课程设计[1]

1、-作者xxxx-日期xxxx液晶显示屏LCD显示接口设计课程设计1【精品文档】江西理工大学应用科学学院SOPC/EDA综合课程设计报告设计题目： 液晶显示屏LCD显示接口设计 设 计 者： 刘文志学 号： 14班 级： 测控071指导老师： 王忠锋完成时间： 2010年1月23日 设计报告综合测试总评格式（10）内容(40)图表（10）答辩（20）平时（20）目 录目 录1第1章 预习知识21.1液晶显示屏原理21.2课程设计题目：液晶显示屏LCD显示接口设计21.3、设计要求3第2章 设计内容提要及说明42.1 元件原理图4第3章 系统硬件设计10第4章 设计过程13第5章 实习总结22参考

2、文献23致谢24 第1章 预习知识1.1 液晶显示屏原理 液晶显示屏的LCD的使用原理和设置； 液晶显示模块设计方法。 查询有关课程设计汉字的国标码 有关FPGA的知识 端口的设计方法 熟悉GW48系列SOPC/EDA实验开发系统及现代DSP实验开发系统的使用方法。 课程设计题目：液晶显示屏LCD显示接口设计 课程设计目的及基本要求 液晶显示屏已广泛应用于人们的日常生活中，在各种领域中起到越来越重要的位置。因此，掌握和控制液晶显示屏是非常重要的技能。进行课程设计是加 强实践，提高动手能力的重要环节，通过课程设计，同时在软件编程，排错调试，相关仪器设备的使用技术等方面得到全面的提高。掌握液晶显示

3、屏实现的相关方法，为将来的实际工作打下一定的基础。本课程设计是以SED1520控制器为基础，基本要求是： 1、掌握SED1520控制器基本结构2、掌握液晶显示屏的工作原理及使用方法3、掌握用VHDL语言编写程序 4、掌握Quartus II的使用方法 5、掌握GW48系列SOPC/EDA实验开发系统：a：闲置不用GW48系统时，必须关闭电源，拔下电源插头！ b：在实验中，当选中某种模式后，要按一下右侧的复位键，以使系统进入该结构模式工作。c：换目标芯片时要特别注意，不要插反或插错，也不要带电插拔，确信插对后才能开电源。其它接口都可带电插拔。请特别注意，尽可能不要随意插拔适配板，及实验系统上的其

4、他芯片。d：并行口工作模式设置在“EPP”模式！e: 跳线座“SPS” 默认向下短路（PIO48）；右侧开关默认拨向“TO MCU”。f: 对于GW48-PK2系统，左下角拨码开关除第4档“DS8使能”向下拨（8数码管显示）外，其余皆默认向上1.3、设计要求使用FPGA设计一个液晶显示屏LCD显示的控制器，使其能够显示文字、数字或图形（根据需要选择LCD屏），至少需要显示“江西理工大学应用科学学院课程设计”字样，另外需要显示班级姓名和日期。其它功能可自行增加！ （型号GW48-PK2）第2章 设计内容提要及说明2.1 元件原理图图1 下载/编程接口电路图图2 液晶显示屏 模块引脚说明表1 模块

5、引脚电源地（GND）：0V工作温度（Ta）：0+50（常温）/ -2070（宽温） 接口时序模块有并行和串行两种连接方法（时序如下）：a) 8位并行连接时序图图3 MPU写资料到模块图4 MPU从模块读出资料a) 串行连接时序图图5 串行时序图表2 时钟周期表串行数据传送共分三个字节完成：第一字节：串口控制格式 11111ABC A为数据传送方向控制：H表示数据从LCD到MCU，L表示数据从MCU到LCD。 B为数据类型选择： H表示数据室显示数据，L表示数据室控制指令 C固定为0第二字节：（并行）8位数据的高4位格式DDDD0000第三字节：（并行）8位数据的低4位格式DDDD0000串行接

6、口时序参数：（测试条件： T=25 VDD=4.5V） 用户指令集指令表1：（RE=0：基本指令集）表3 基本指令表指令表2：（RE=1：扩充指令集）表4 扩充指令表 FPGA与LCD连接方式FPGA与LCD连接方式：（仅PK2型含此）。由实验电路结构图COM可知，默认情况下，FPGA是通过89C51单片机控制LCD液晶显示的，但若FPGA中有Nios嵌入式系统，则能使FPGA直接控制LCD显示。方法是拔去此单片机（在右下侧），用连线将座JP22/JP21（LCD显示器引脚信号）各信号分别与座JP19/JP20（FPGA引脚信号）相连接即可。图6 实验电路结构图COM 第3章 系统硬件设计本方

7、案采用的FPGA为Alter公司的ACEX1K30芯片，它可提供系统的时钟及读写控制，ACEX系列的FPGA由逻辑数组块LAB（Logic array block）、嵌入式数组块EAB（embedded arr ay block）、快速互联以及IO单元构成，每个逻辑数组块包含8个逻辑单元LE（logic element）和一个局部互联1。每个逻辑单元则由一个4输入查找表（LUT）、一个可编程触发器、快速进位链、级连链组成，多个LAB和多个EAB则可通过快速通道互相连接。EAB是ACEX系列器件在结构设计上的一个重要部件，他是输入埠和输出埠都带有触发器的一种灵活的RAM块，其主要功能是实现一些规

8、模不太大的FIFO、ROM、RAM和双埠RAM等。在本液晶显示接口电路中，EAB主要用宏功能模块实现片上ROM。它通过调用FPGA上的EAB资源来实现汉字的显示和字符的存储，并根据控制信号产生的地址值从ROM中读取字符值，然后送LCD显示器进行显示。由于所用的图形点阵液晶块内置有SED1520控制器，所以，其电路特性实际上就是SED1520的电路特性。SED1520的主要特性如下： (1)具有液晶显示行驱动器，具有16路行驱动输出，并可级联实现32行驱动。(2)具有液晶显示列驱动器，共有61路列驱动输出。(3)内置时序发生器，其占空比可设置为1/16和1/32两种。(4)内藏显示内存，显示内存

9、内的数据可直接显示，"1"为显示，"0"为不显示。(5)接口总线时序可适配8080系列或M6800系列，并可直接与计算机接口。(6)操作简单，有13条控制指令。(7)采用CMOS工艺，可在电压低至2.4-7.0V时正常工作，功耗仅30W。本设计所用的字符液晶模块CM12232由两块SED1520级连驱动，其中一个工作在主工作方式下，另一个工作在从方式下，主工作方式SED1520负责上半屏16行的驱动和左半屏的61列驱动，从工作方式的SED1520则负责下半屏16行的驱动和右半屏的61列驱动，使能信号E1、E2用来区分具体控制的是那一片SED1520，其系

10、统的硬件连接图如图1所示。由图1可见，该系统的硬件部分连接十分简单，其中FPGA部分没画出，而液晶与FPGA的接口则可直接以网表的形式给出，将它们直接与FPGA的普通I/O引脚相连即可。系统的软件接口实现具体实现的重点是如何从存放有字符的ROM块中读出数据，并按照液晶的时序正确的写入，在介绍具体实现方法前，首先要熟悉SED1520的指令。SED1520的控制指令表                   

11、60; 第四章 设计过程4.1 初始化部分的状态机设计根据字符模块初始化的流程图：图7 LCD初始化流程图4.2 时钟模块的设计由于FPGA开发板上自带的晶振频率为50MHZ，而所需要的时钟频率则需要小于13.9K。因此需要一个分频器对其进行分频。这里采用简单的计数器对其进行分频，通过分频器将外部输入的32 MHZ的信号分成频率为153600HZ的信号。在分频之后由于时钟信号需要同时控制LCD模块以及FPGA的模块，因此需要编写一个程序，使得两者之间同步。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_ARITH

12、.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY baud IS port(clk,resetb:in std_logic; bclk:out std_logic);end baud;architecture Behavioral of baud isbeginprocess(clk,resetb)variable cnt:integer;beginif resetb='1' thencnt:=0;bclk<='0'elsif rising_edge(clk)then if cnt>=208 then cnt:=

13、0;bclk<='1'else cnt:=cnt+1;bclk<='0'end if;end if;end process;end behavioral;图8 时钟模块图9 系统的仿真图形4.3 中文字符部分的数据模块中文部分由于VHDL中无法识别中文，使用时需要参照中文字符表，将需要的字符所对应的数据输入RAM，然后通过和英文模块不重复的符号来实现对其的调用。如 “江”这个中文字符，所对应国标码”bdad”，因此在函数部分应为：constant data_buf : data_buffer := (x"bd",x"ad

14、");本程序驱动液晶显示“江西理工大学应用科学学院课程设计” “班级”“姓名”“日期”Library IEEE;Use IEEE.STD_LOGIC_1164.ALL;Use IEEE.STD_LOGIC_ARITH.ALL;Use IEEE.STD_LOGIC_UNSIGNED.ALL;entity LCD isgeneric(divide_to_100k :integer:=1000);Port(clk, rst:in STD_LOGIC;Rw, rs, e, lcd_rst :out STD_LOGIC;Lcd_data:out STD_LOGIC_VECTOR(7 downt

15、o 0); end LCD;architecture Behavioral of LCD issignal clk_100k:std_logic;type state is(s0,s1,s2,s3,s4);signal current_s: state ;type data_buffer is array (0 to 43) of std_logic_vector ( 7 downto 0 ) ;constant data_buf : data_buffer := (x"bd",x"ad",x"ce",x"f7",

16、x"c0",x"ed",x"b9",x"a4", x"b4",x"f3",x"d1",x"a7",x"d3",x"a6",x"d3",x"c3",x"bf",x"c6",x"d1",x"a7", x"d1",x"a7",x"d4&

17、quot;,x"ba",x"bf",x"ce",x"b3",x"cc",x"c9",x"e8",x"bc",x"c6", x"b0",x"e0",x"bc",x"b6", x"d0",x"d5",x"c3",x"fb", x"c8",x&q

18、uot;d5",x"c6",x"da"); beginprocess(clk)variable cnt:integer range 0 to divide_to_100k;beginif rising_edge(clk)then cnt:=cnt+1;if cnt=divide_to_100k then cnt:=0;end if;if cnt<divide_to_100k/2 then clk_100k<= '0'else clk_100k <= '1'end if;end if;end pr

19、ocess;process(clk_100k)variable cnt1:integer range 0 to 500;variable cnt1_1:integer range 0 to 100;variable code_cnt:integer range 0 to 13;variable data_cnt:integer range 0 to 48; beginif rising_edge(clk_100k)thenif rst = '1' then current_s <= s0 ; cnt1 := 0 ;cnt1_1 := 0;code_cnt := 0 ; d

20、ata_cnt := 0 ; lcd_rst <= '0'else case current_s iswhen s0=> rw<= '1'rs <= '1'e <= '1'cnt1:=cnt1+1;if cnt1 < 250 then lcd_rst <= '0'elsif cnt1 < 500 then lcd_rst <= '1'elsif cnt1=500 then lcd_rst <= '1'cnt1 := 0;cu

21、rrent_s <= s1;end if;when s1=>cnt1_1:=cnt1_1+1; if cnt1_1 < 1*3 then e <= '1'rs <= '0'rw <= '0'elsif cnt1_1<2*3 then lcd_data<=x"0c"elsif cnt1_1<10*3 then e<='0'elsif cnt1_1=10*3 then cnt1_1:=0;current_s<=s2;end if;when s2=&g

22、t;cnt1_1:=cnt1_1+1; if cnt1_1<1*3 then e<='1'rs<='0'rw<='0'elsif cnt1_1<2*3 then lcd_data<=x"80"elsif cnt1_1<10*3 then e<='0'elsif cnt1_1=10*3 then cnt1_1:=0;current_s<=s3;end if;when s3=> if cnt1_1<1*3 then e<='1'

23、rs<='1'rw<='0'elsif cnt1_1<2*3 then lcd_data<=data_buf(data_cnt);elsif cnt1_1=2*3 then data_cnt:= data_cnt+1;elsif cnt1_1<100 then e<='0'end if;cnt1_1:=cnt1+1;if cnt1_1=100 then cnt1_1:=0;if data_cnt=16 then current_s<=s4;data_cnt:=0;end if;end if;when ot

24、hers=>current_s<=s0;end case;end if;end if;end process;end Behavioral;图10 显示文字的模块图11 系统的仿真图形4.4 图形的数据模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY lcdlinehozi IS PORT( CLK,key3: IN STD_LOGIC; CK0,DISP,Hsync,Vsync:OUT STD_LOGIC; rgb:OUT STD_LOGIC_VECTOR(0 TO

25、23) ); END;ARCHITECTURE WX OF lcdlinehozi ISSIGNAL CLK_TEMP1,CLK_TEMP2,CK :STD_LOGIC ;SIGNAL CNT1,CNT2:STD_LOGIC_VECTOR(2 DOWNTO 0);signal cnt:std_logic_vector(1 downto 0);SIGNAL HS_CNT,VS_CNT:INTEGER RANGE 0 TO 525;signal rgbx,rgby: STD_LOGIC_VECTOR(0 TO 23);CONSTANT THp:INTEGER :=41;CONSTANT THb:I

26、NTEGER :=2;CONSTANT THf:INTEGER :=2;CONSTANT TVp:INTEGER :=10;CONSTANT TVb:INTEGER :=2;CONSTANT TVF:INTEGER :=2;CONSTANT THd:INTEGER :=480;CONSTANT TVd:INTEGER :=272;BEGINPROCESS(key3) BEGIN IF key3'event and key3='1' THEN IF cnt="10" THEN cnt<="00" else cnt<=cn

27、t+1; end if; end if; end process; process(cnt) begin if if vs_cnt<43 then rgby<="000000000000000000000000" elsif vs_cnt<75 then rgby<="000000000000000011111111" end process; CLOCK:PROCESS(CLK) BEGIN IF CLK'EVENT AND CLK='1'THEN IF CNT1=2 THEN CNT1<=&quo

28、t;000" ELSE CNT1<=CNT1+1;END IF; END IF; END PROCESS; PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK='0' THEN IF CNT2=2 THEN CNT2<="000" ELSE CNT2<=CNT2+1;END IF; END IF; END PROCESS; PROCESS(CLK) BEGIN IF CLK'EVENT AND CLK='1' THEN IF CNT1=0 THEN CLK_TEMP1&

29、lt;='1' ELSIF CNT1=1 THEN CLK_TEMP1<='0' END IF; END IF; END PROCESS; PROCESS (CLK) BEGIN IF CLK'EVENT AND CLK='0'THEN IF CNT2=0 THEN CLK_TEMP2<='1' ELSIF CNT2=1 THEN CLK_TEMP2<='0' END IF; END IF; END PROCESS; CK<=CLK_TEMP1 OR CLK_TEMP2; CK0<=CK; PROCESS(CK) BEGIN IF CK'EVENT AND CK='1' THEN IF HS_CNT=THp-1 THEN Hsync<='1' HS_CNT<=HS_CNT+1; ELSIF H