第7章存储器编程器件2011版

1、制作者：制作者：刘常澍、张涛、刘常澍、张涛、李志华、马欣、于洁潇李志华、马欣、于洁潇 第第7章章第第7章存储器与可编程逻辑器件章存储器与可编程逻辑器件引言引言介绍存储器介绍存储器(Memory)原理及种类，原理及种类，简介可编程逻辑器件简介可编程逻辑器件(PLD)。71 存储器存储器 存储器是用来存储二值数字信息的大规模集成电存储器是用来存储二值数字信息的大规模集成电路，是进一步完善数字系统功能的重要部件。它实路，是进一步完善数字系统功能的重要部件。它实际上是将大量存储器按一定规律结合起来的整体，际上是将大量存储器按一定规律结合起来的整体，可以被比喻为一个由许多房间组成的大旅馆。每个可以被比喻

2、为一个由许多房间组成的大旅馆。每个房间有一个号码房间有一个号码 （地址码（地址码 ），每个房间内有一定内），每个房间内有一定内容（一串二进制数码，又称为一个容（一串二进制数码，又称为一个“字字” ）。）。半导体存储器种类可分为：半导体存储器种类可分为：（1）顺序存储器顺序存储器（S AM）（2）只读存储器（）只读存储器（ROM）（3）读写存储器（）读写存储器（RAM）第第7章存储器与可编程逻辑器件章存储器与可编程逻辑器件7.1.1 SAM（顺序访问存储器）（顺序访问存储器）71 存储器存储器 （Memory）1、动态、动态CMOS移位寄存器单元移位寄存器单元两个两个CMOS反相器反相器经传输门

3、经传输门TG串接，串接，栅极电容栅极电容C暂存信暂存信息。息。工作波形图工作波形图7.1.1 SAM（顺序访问存储器）（顺序访问存储器）71 存储器存储器 （Memory）1、动态、动态CMOS移位寄存器单元移位寄存器单元k个动态移位寄存器单元串联在一起，个动态移位寄存器单元串联在一起，可构成可构成k位动态移位寄存器，位动态移位寄存器，图中的图中的 12CPCP 2k 字字n 位先进位先进先出顺序存储器先出顺序存储器（FIFO SAM ）7.1.1 SAM（顺序访问存储器）（顺序访问存储器）71 存储器存储器 （Memory）3k 字字n 位先进位先进后出顺序存储器后出顺序存储器（FILO S

4、AM ）也称为堆栈也称为堆栈71 存储器存储器( Memory)7.1.1 SAM（顺序访问存储器）（顺序访问存储器）Random Access Memory读写存储器又称随机存储器。读写存储器又称随机存储器。 读写存储器的特点是：在工作过程中，既可从存储器读写存储器的特点是：在工作过程中，既可从存储器的任意单元读出信息，又可以把外界信息写入任意单元，的任意单元读出信息，又可以把外界信息写入任意单元，因此它被称为随机存储器，简称因此它被称为随机存储器，简称 RAM 。RAM 按功能可分为按功能可分为 静态、动态两类；静态、动态两类；RAM 按所用器件又可分为双极型和按所用器件又可分为双极型和

5、MOS型两种。型两种。712 RAM（随机访问存储器）（随机访问存储器）71 存储器存储器 （Memory）712 RAM（随机访问存储器）（随机访问存储器）71 存储器存储器 （Memory）RAM的一般结构由存储矩阵、地址译码器、读写控制电路组的一般结构由存储矩阵、地址译码器、读写控制电路组成，具体信号线有地址线成，具体信号线有地址线A、行选线行选线X、列选线、列选线Y、片选线片选线 、读读/写控制线写控制线 、数据输入数据输入/ /输出输出 线线I/O。WR/CS1、RAM的基本结构和工作原理的基本结构和工作原理静态存储器依靠静态存储器依靠CMOS反相器组成反相器组成触发器记忆信息，触发

6、器记忆信息，通过行选线、列选通过行选线、列选线控制门管的导通线控制门管的导通与与I/O线交换信息，线交换信息，进行读或写。进行读或写。六管静态存储器单元六管静态存储器单元712 RAM（随机访问存储器）（随机访问存储器）71 存储器存储器 （Memory）2、静态存储单元与静态、静态存储单元与静态RAM静态存储器静态存储器RAM2114712 RAM（随机访问存储器）（随机访问存储器）2、静态存储单元与静态、静态存储单元与静态RAM逻辑图逻辑图符号符号动态存储器依靠动态存储器依靠MOS管栅管栅极电容存储电荷记忆信息，极电容存储电荷记忆信息，每隔一段时间就需要对每隔一段时间就需要对存存储器进行刷

7、新，以补充电储器进行刷新，以补充电容失去的电荷，容失去的电荷，(1)四管四管MOS动态动态存储器单元存储器单元3、动态存储单元与动态、动态存储单元与动态RAM712 RAM（随机访问存储器）（随机访问存储器）四管动态四管动态MOS存储单元存储单元(2)单管单管MOS动态存储器单元动态存储器单元3、动态存储单元与动态、动态存储单元与动态RAM712 RAM（随机访问存储器）（随机访问存储器）单管单管MOS动态存储器依靠存动态存储器依靠存储电容记忆信息，每隔一段储电容记忆信息，每隔一段时间就需要对时间就需要对存储器进行刷存储器进行刷新，以补充电容失去的电荷，新，以补充电容失去的电荷，CS是存储电容

8、，是存储电容，VCS是其上的电压；是其上的电压；Cd是数据线上的分布电容，是数据线上的分布电容，VCd是其上的电压。是其上的电压。充电电压之间的关系为充电电压之间的关系为CSdSSCdVCCCV(3) 动态动态RAM 2116712 RAM（随机访问存储器）（随机访问存储器）逻辑框图逻辑框图由由128128的单管的单管动态存储单元组成，动态存储单元组成，行、列地址各行、列地址各7位，位，分时传送并锁存：分时传送并锁存： 为行地址锁存信为行地址锁存信号，号， 为列地址锁为列地址锁存信号。存信号。DI、DO分别为数据分别为数据输入输出端，输入输出端， 是是读写控制，高为读读写控制，高为读 、低为写

9、。低为写。 RASCASWE(3) 动态动态RAM 2116712 RAM（随机访问存储器）（随机访问存储器）RAM2116的符号的符号4、存储器的、存储器的位扩展位扩展 (ROM的扩展方法同的扩展方法同)712 RAM（随机访问存储器）（随机访问存储器）（1）RAM的位扩展的位扩展 ：ABUS、CBUS并联使用，并联使用， DBUS分别同时使用，共同组成数据线。分别同时使用，共同组成数据线。4、存储器的、存储器的字扩展扩展字扩展扩展 (ROM的扩展方法同的扩展方法同)712 RAM（随机访问存储器）（随机访问存储器）（1）RAM的字扩展的字扩展 ：ABUS、CBUS、DBUS都并联使用，都并

10、联使用，扩展的地址译码后分别控制各存储器的片选端扩展的地址译码后分别控制各存储器的片选端 。CS 只读存储器在工作时其存储内容是固定不只读存储器在工作时其存储内容是固定不变的，因此，只能读出，不能随时写入，所以变的，因此，只能读出，不能随时写入，所以称为只读存储器。称为只读存储器。紫外线紫外线(UV) 可擦可写只读存储器（可擦可写只读存储器（EPROM） 电可擦可写只读存储器（电可擦可写只读存储器（EEPROM） Read Only Memory713 ROM（只读存储器）（只读存储器）一次写入只读存储器（一次写入只读存储器（PROM） 掩膜只读存储器（掩膜只读存储器（ROM） 第第7章存储器

11、与可编程逻辑器件章存储器与可编程逻辑器件分类：分类：地址地址内容内容A1A0D3D2D1D00 01 0 1 10 11 1 0 11 00 1 0 01 11 0 1 0二极管二极管ROM1、 ROM的结构及工作原理的结构及工作原理713 ROM（只读存储器）（只读存储器）双极型晶体管双极型晶体管ROMMOS管管ROM 1、 ROM的结构及工作原理的结构及工作原理713 ROM（只读存储器）（只读存储器）2、可编程只读存储器（可编程只读存储器（PROM）ROM 中的数据存储部分（或门阵列），二极管中的数据存储部分（或门阵列），二极管或三极管，都通过熔丝连接，编程即将这些熔丝或三极管，都通过熔

12、丝连接，编程即将这些熔丝根据数据部分烧断。根据数据部分烧断。713 ROM（只读存储器）（只读存储器）二极管和三极管的一次性可编程的熔丝结构二极管和三极管的一次性可编程的熔丝结构“熔丝熔丝”名词来源于此，名词来源于此，“熔丝图熔丝图”指的是可编程点指的是可编程点阵数据，是从这里引伸而来。虽然熔丝工艺早已被其阵数据，是从这里引伸而来。虽然熔丝工艺早已被其他工艺所取代，但他工艺所取代，但“熔丝熔丝”名词一直沿用下来。名词一直沿用下来。3、可擦可写只读存储器（可擦可写只读存储器（EPROM）（用（用UV擦除）擦除）SIMOS管管示意图示意图EPROM 存储单元存储单元713 ROM（只读存储器）（只

13、读存储器）4、电可擦写只读存储器电可擦写只读存储器（EEPROM）Flotox管管结构示意图结构示意图EEPROM 存储单元存储单元713 ROM（只读存储器）（只读存储器）5、快闪存储器（快闪存储器（Flash Memory）713 ROM（只读存储器）（只读存储器）叠栅叠栅MOS管管结构示意图结构示意图Flash Memory 存储单元存储单元EPROM 、E2PROM（只读存储器），（只读存储器），PLA（可编程逻辑阵列）（可编程逻辑阵列） ，PAL （可编程阵列逻辑）（可编程阵列逻辑） ，GAL （通用可编程阵列逻辑）（通用可编程阵列逻辑） ，CPLD （复杂可编程逻辑器件）（复杂可编

14、程逻辑器件） ，FPGA （现场可编程门阵列）（现场可编程门阵列） ，ispLSI（在系统可编程逻辑器件）（在系统可编程逻辑器件）等等72 可编程逻辑器件（可编程逻辑器件（PLD)目前以后三者的应用为主流，规模已达到目前以后三者的应用为主流，规模已达到每封装含几百万等效逻辑门每封装含几百万等效逻辑门第第7章存储器与可编程逻辑器件章存储器与可编程逻辑器件ROM的译码部分的输出是地址码变量的最小项，即与阵的译码部分的输出是地址码变量的最小项，即与阵列实现所有最小项的逻辑。列实现所有最小项的逻辑。1ROM实现组合逻辑函数实现组合逻辑函数 ROM的数据输出部分的每一位随输入的地址不同而不的数据输出部分

15、的每一位随输入的地址不同而不同（分时），即或阵列为不同的最小项之或。，每一同（分时），即或阵列为不同的最小项之或。，每一条数据线为一个逻辑函数的输出。条数据线为一个逻辑函数的输出。 72 可编程逻辑器件可编程逻辑器件(PLD)72 1 可编程器件可编程器件的逻辑表示法的逻辑表示法ROM实现实现逻辑函数逻辑函数的示意图的示意图0101010133),(AAAAAAAAFD01010122),(AAAAAAFD01010111),(AAAAAAFD01010100),(AAAAAAFD1ROM实现组合逻辑函数实现组合逻辑函数 72 1 可编程器件可编程器件的逻辑表示法的逻辑表示法2、阵列交叉点的逻

16、辑表示、阵列交叉点的逻辑表示72 1 可编程器件可编程器件的逻辑表示法的逻辑表示法3、基本逻辑门的表示、基本逻辑门的表示目前多数资料目前多数资料以图示第一行以图示第一行方法表示方法表示(a)缓冲器缓冲器 (b)两输入与门两输入与门 (c)两输入或门两输入或门4、与门的缺省和、与门的缺省和“悬浮悬浮”状态状态72 1 可编程器件可编程器件的逻辑表示法的逻辑表示法0BBAAD0BBAAE输入端全接通，即未编程输入端全接通，即未编程为为“缺省缺省”状态状态1F输入端全不接通，输入端全不接通，“悬浮悬浮”5、PLD的三种形式的三种形式72 1 可编程器件可编程器件的逻辑表示法的逻辑表示法各种各种ROM

17、PAL,GAL等等PLA等等1、PLA（可编程逻辑阵列（可编程逻辑阵列）72 2 SPLD（简单可编程逻辑器件）（简单可编程逻辑器件）二进制码输入二进制码输入输出格雷码输出格雷码B3B2B1B0G3G2G1G00 0 0 00 0 0 00 0 0 10 0 0 10 0 1 00 0 1 10 0 1 10 0 1 00 1 0 00 1 1 00 1 0 10 1 1 10 1 1 00 1 0 10 1 1 10 1 0 01 0 0 01 1 0 01 0 0 11 1 0 11 0 1 01 1 1 11 0 1 11 1 1 01 1 0 01 0 1 01 1 0 11 0 1

18、11 1 1 01 0 0 11 1 1 11 0 0 0例例7-1 设计一个将设计一个将4位二进制码转换位二进制码转换为格雷码的逻辑电路，并用为格雷码的逻辑电路，并用PLA实现。实现。解：首先列出代码转换表，如右表所示。解：首先列出代码转换表，如右表所示。根据真值表写出逻辑函数根据真值表写出逻辑函数G0G3的表达式并进行化简。的表达式并进行化简。33BG 23232BBBBG12121BBBBG01010BBBBG例例7-1 解：将逻辑式用解：将逻辑式用PLA实现。实现。 1、PLA（可编程逻辑阵列（可编程逻辑阵列）72 2 SPLD（简单可编程逻辑器件）（简单可编程逻辑器件）例例7-2：P

19、LA实现实现8421BCD同步计数器和七段显示译码电路同步计数器和七段显示译码电路 解：首先求出解：首先求出D触发器组成十进制计数器的激励方程触发器组成十进制计数器的激励方程1、PLA（可编程逻辑阵列（可编程逻辑阵列）72 2 SPLD（简单可编程逻辑器件）（简单可编程逻辑器件）1412344QQQQQQD13231233QQQQQQQD121242QQQQQD11QD 例例7-2 解：求出实现解：求出实现8421BCD到七段显示的译码器方程到七段显示的译码器方程1、PLA（可编程逻辑阵列（可编程逻辑阵列）72 2 SPLD（简单可编程逻辑器件）（简单可编程逻辑器件）1231234QQQQQQ

20、Qa123123QQQQQQb123QQQc1234123123QQQQQQQQQQd1231QQQQe123412312QQQQQQQQQf123234QQQQQQg例例7-2 解：最后，作出解：最后，作出PLA的点阵图如下图所示的点阵图如下图所示1、PLA（可编程逻辑阵列（可编程逻辑阵列）72 2 SPLD（简单可编程逻辑器件）（简单可编程逻辑器件）GAL16V8：16个可定义个可定义的的I/O引脚，引脚，8个个OLMCOLMC输出逻辑宏单元输出逻辑宏单元2、GAL（通用阵列逻辑）（通用阵列逻辑）72 2 SPLD（简单（简单可编程逻辑器件）可编程逻辑器件）2、GAL（通用阵列逻辑）（通用

21、阵列逻辑）72 2 SPLD（简单可编程逻辑器件）（简单可编程逻辑器件）（1）基本组成）基本组成（a）它有）它有8个输入端和个输入端和8个双向个双向I/O端，使它最多可以有端，使它最多可以有16个信号（含反馈输入信号）输入到与阵列中。个信号（含反馈输入信号）输入到与阵列中。（b）有）有8个输出逻辑宏单元个输出逻辑宏单元OLMC，每个逻辑宏单元均由，每个逻辑宏单元均由八输入或门、异或门、八输入或门、异或门、D触发器和四个数据选择器组成。触发器和四个数据选择器组成。（c）可编程与阵列有）可编程与阵列有32列列64行行=2048个编程单元，个编程单元， 即在即在与阵列中隐含了一个与阵列中隐含了一个2

22、k的的E2 PROM。（d）有一个时钟端）有一个时钟端CP (1脚脚)和一个三态输出缓冲器的使能和一个三态输出缓冲器的使能端端OE (11脚脚)。（e）电源端）电源端Vcc（20脚）接脚）接+5V电源；电源；10脚为接地端脚为接地端GND。GAL芯片型号中的第一个数字说明与阵列的输入量，第二芯片型号中的第一个数字说明与阵列的输入量，第二个数字说明在与或阵列输出一方的逻辑宏单元数量。个数字说明在与或阵列输出一方的逻辑宏单元数量。GAL16V816个可定义的个可定义的I/O引脚，引脚，8个个OLMCGAL的的OLMC输出逻辑宏单元输出逻辑宏单元2、GAL（通用阵列逻辑）（通用阵列逻辑）72 2 S

23、PLD（简单可编程逻辑器件）（简单可编程逻辑器件）GAL16V8的结构控制字的结构控制字编程器按照控制字生成熔丝图写到器件中去编程器按照控制字生成熔丝图写到器件中去2、GAL（通用阵列逻辑）（通用阵列逻辑）72 2 SPLD（简单可编程逻辑器件）（简单可编程逻辑器件）723 HDPLD(高密度可编程逻辑器件高密度可编程逻辑器件)1. CPLD(复杂可编程逻辑器件复杂可编程逻辑器件) （1）CPLD的结构的结构FLEX10K的结构的结构(城堡式结构城堡式结构) 阵列块阵列块EAB的结构中逻辑单元的结构中逻辑单元LE的的723 HDPLD (高密度可编程逻辑器件高密度可编程逻辑器件)1. CPLD

24、(复杂可编程逻辑器件复杂可编程逻辑器件) （1）CPLD的结构的结构723 HDPLD(高密度可编程逻辑器件高密度可编程逻辑器件)1. CPLD(复杂可编程逻辑器件复杂可编程逻辑器件) （1）CPLD的结构的结构FLEX10K中的阵列块中的阵列块EAB结构结构 FLEX10K中输入中输入/输出单元输出单元IOE的结构的结构 723 HDPLD(高密度可编程逻辑器件高密度可编程逻辑器件)1. CPLD(复杂可编程逻辑器件复杂可编程逻辑器件) （1）CPLD的结构的结构723 HDPLD(高密度可编程逻辑器件高密度可编程逻辑器件)1. CPLD(复杂可编程逻辑器件复杂可编程逻辑器件)（2）Alte

25、ra公司的公司的CPLDAltera公司在九十年代以后发展很快，现在已是全球最大可编公司在九十年代以后发展很快，现在已是全球最大可编程逻辑器件供应商之一。程逻辑器件供应商之一。主流芯片主流芯片MAX7000S/AE，MAX3000A是采用是采用5V/3.3V E2PROM工艺的工艺的CPLD，内部包含，内部包含32个到个到1024个宏单元。个宏单元。 其中其中MAX3000A是是Altera公司公司99年推出的年推出的3.3V 低价格低价格EEPROM工艺工艺CPLD，从，从32个到个到512个宏单元，结构与个宏单元，结构与MAX7000基本一样。基本一样。FLEX10KE是是98年推出的年推

26、出的2.5VSRAM工艺工艺 CPLD，从，从3万门到万门到25万门，主要有万门，主要有10K30E，10K50E，10K100E。ACEX1K是是2000年推出的年推出的2.5V低价格低价格SRAM工艺工艺CPLD，结构与，结构与10KE类似。类似。FLEX6000是采用是采用5V/3.3VSRAM工艺，较低价格的工艺，较低价格的CPLD，结，结构与构与10K类似，但不带嵌入式存储块。类似，但不带嵌入式存储块。APEX20K/E 是是99年推年推出的大规模出的大规模2.5V/1.8V SRAM工艺工艺CPLD,带带PLL, CAM, EAB, LVDS, 从从3万门到万门到150万门。万门。

27、FPGA结构示意图结构示意图CLB可配置逻辑块可配置逻辑块IOB输入输出模块输入输出模块PI可编程连线可编程连线723 HDPLD(高密度可编程逻辑器件高密度可编程逻辑器件)2. FPGA (现场可编程门阵列现场可编程门阵列) （1）FPGA的基本结构的基本结构CLB可配置逻辑块可配置逻辑块723 HDPLD(高密度可编程逻辑器件高密度可编程逻辑器件)2. FPGA (现场可编程门阵列现场可编程门阵列) （1）FPGA的基本结构的基本结构IOB输入输出模块输入输出模块723 HDPLD(高密度可编程逻辑器件高密度可编程逻辑器件)2. FPGA (现场可编程门阵列现场可编程门阵列) （1）FPG

28、A的基本结构的基本结构723 HDPLD(高密度可编程逻辑器件高密度可编程逻辑器件)2. FPGA (现场可编程门阵列现场可编程门阵列) （1）FPGA的基本结构的基本结构XC4000系列的系列的IOB结构结构723 HDPLD(高密度可编程逻辑器件高密度可编程逻辑器件)2. FPGA (现场可编程门阵列现场可编程门阵列) （2） Xilinx公司的公司的FPGAXilinx公司是公司是FPGA的发明者，创建于的发明者，创建于1984年，同年，同Altera公司一公司一样是全球最大可编程逻辑器件供应商之一。样是全球最大可编程逻辑器件供应商之一。主要有：主要有：XC9500/4000，Coolr

29、unner(XPLA3) ，Spartan, Virtex 。Xilnix公司的主要产品公司的主要产品XC9500是采用是采用Flash工艺的工艺的FPGA,常见型号有常见型号有XC9536、XC9572、XC95108、XC95144和和XC95288 XC9500系列，密度从系列，密度从36至至288个宏单元，并具有个宏单元，并具有2.5V、3.3V和和5V版本。版本。XC4000主要有主要有 XC4000E(5V)，XC400XL/XLA(3.3V)，XC4000XV(2.5V) ，容量从，容量从64到到8464个个CLB。Coolrunner原是原是Philips的的PLD产品，产品，

30、99年被年被Xilinx收购后重新收购后重新推入市场，特点是功耗低，常见的型号有推入市场，特点是功耗低，常见的型号有XCR5032、XCR5064、XCR5128。1999年推出年推出Virtex-E系列的最新器件，提供的门数超过了系列的最新器件，提供的门数超过了300百百万。万。2000年推出年推出Virtex-EM器件，是第一款采用先进的金属铜器件，是第一款采用先进的金属铜工艺的工艺的FPGA。723 HDPLD(高密度可编程逻辑器件高密度可编程逻辑器件)3. Lattice公司的在系统可编程器件公司的在系统可编程器件ispLSI系列产品系列产品90年代，美国年代，美国Lattice半导体

31、公司开发出采用在系统可编程半导体公司开发出采用在系统可编程(In-System Programmable，ISP)技术的技术的PLD-ispLSI系列。系列。Lattice公司生产的公司生产的ispLSI器件分为器件分为6个系列：个系列：ispLSI1000/E系系列，列，ispLSI2000/E/V/VE系列，系列，ispLSI3000系列，系列，ispLSI5000V系列，系列，ispLSI6000系列和系列和ispLSI8000系列。系列。ISP技术极大地促进了技术极大地促进了PLD产品的发展，上世纪产品的发展，上世纪80年代和年代和90年年代初是其黄金时期，但很快被代初是其黄金时期，但

32、很快被Xilinx，Altera超过。与超过。与Altera和和Xilinx相比，相比，Lattice公司的开发工具略逊一筹。中小规模公司的开发工具略逊一筹。中小规模PLD比较有特色，并且开发出了可编程模拟器件。比较有特色，并且开发出了可编程模拟器件。723 HDPLD(高密度可编程逻辑器件高密度可编程逻辑器件)4. PLD的软件开发平台的软件开发平台编写程序使用通用的编程语言，如编写程序使用通用的编程语言，如VHDL、Verilog HDL等，等，系统软件自动负责将程序翻译为具体器件内部的熔丝图，系统软件自动负责将程序翻译为具体器件内部的熔丝图，并且将仿真软件也加入到平台内，使用户用软件方法

33、检验并且将仿真软件也加入到平台内，使用户用软件方法检验设计方案的正确与否，厂商还提供与开发平台配套的硬件设计方案的正确与否，厂商还提供与开发平台配套的硬件下载设备，以便用户往所选器件内下载熔丝图，即烧录下载设备，以便用户往所选器件内下载熔丝图，即烧录（写入）芯片。（写入）芯片。目前使用广泛的目前使用广泛的PLD开发平台开发平台:Altera公司的公司的Quartus IIXilinx公司的公司的ISE 。724 Altera公司提供的公司提供的Quartus II开发系统开发系统1Quartus II的简介的简介第第7章存储器与可编程逻辑器件章存储器与可编程逻辑器件支持原理图、支持原理图、VH

34、DL、Verilog-HDL以及以及AHDL(Altera Hardware Description Language)等多种设计输入形式，并且等多种设计输入形式，并且内嵌有自己的综合器和仿真器，可以完成从设计输入、代码分内嵌有自己的综合器和仿真器，可以完成从设计输入、代码分析综合、功能和时序仿真到硬件配置等完整的析综合、功能和时序仿真到硬件配置等完整的PLD设计流程。设计流程。支持支持Altera的的IP核，包含核，包含LPM/MegaFunction宏模块库，用户可宏模块库，用户可以充分利用成熟的模块，简化设计的复杂性、缩短设计时间。以充分利用成熟的模块，简化设计的复杂性、缩短设计时间。通

35、过和通过和DSP Builder工具与工具与Matlab/Simulink相结合，可以方便地相结合，可以方便地实现各种实现各种DSP应用系统；支持应用系统；支持Altera的片上可编程系统的片上可编程系统(SOPC)开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体。体。2Quartus II的设计流程的设计流程724 Altera公司提供的公司提供的Quartus II开发系统开发系统724 Altera公司提供的公司提供的Quartus II开发系统开发系统3Quartus II的图形用户界面的图形用户界面Analysis &am

36、p; Synthesis-分析与综合分析与综合 Fitter适配器适配器 Assembler-编程器编程器 Timing nalyzer-时序分析器时序分析器 Design ssistant*-辅助设计辅助设计 EDA Netlist Writer*-EDA网表写入器网表写入器 Compiler Database nterface*-编译器数据库接口编译器数据库接口标标“*” 模块表示在编译期间可选模块表示在编译期间可选Quartus II的设计输入流程图的设计输入流程图724 Altera公司提供的公司提供的Quartus II开发系统开发系统4Quartus II的使用操作的使用操作 （1

37、）设计输入）设计输入724 Altera公司提供的公司提供的Quartus II开发系统开发系统4Quartus II的使用操作的使用操作 （1）设计输入）设计输入将将MAX+PLUS 配置文件配置文件转换为转换为Quartus工程工程Quartus II支持的设计文件类型支持的设计文件类型类型类型描述描述扩展名扩展名原理图设计文原理图设计文件件使用使用Quartus Block Editor建立的原理图设计建立的原理图设计文件文件.bdfEDIF输入文输入文件件使用任何标准使用任何标准EDIF网表编写程序生成的网表编写程序生成的200版版EDIF网表文件网表文件.edf，.edif图形设计文

38、件图形设计文件 使用使用MAX+PLUS Graphic Editor建立的原理建立的原理图设计文件图设计文件.gdf文本设计文件文本设计文件 以以Altera硬件描述语言（硬件描述语言（AHDL）编写的设计文）编写的设计文件件.tdfVerilog设计设计文件文件包含使用包含使用Verilog HDL定义的设计逻辑的设计文定义的设计逻辑的设计文件件.v，.vlg，.verilogVHDL设计文设计文件件包含使用包含使用VHDL定义的设计逻辑的设计文件定义的设计逻辑的设计文件. v h ， . v hd，.vhdlVQM文件文件通过通过Synplicity Synplify软件或软件或Quar

39、tus软件生软件生成的成的Verilog HDL格式的网表文件格式的网表文件.vqm724 Altera公司提供的公司提供的Quartus II开发系统开发系统4Quartus II的使用操作的使用操作 （1）设计输入）设计输入724 Altera公司提供的公司提供的Quartus II开发系统开发系统4Quartus II的使用操作的使用操作 （2）创建一个新工程）创建一个新工程所谓工程就是当前设计的描述、设置、数据以及输所谓工程就是当前设计的描述、设置、数据以及输出的集合，出的集合，Quartus II 会将这些存储在不同类型的文件会将这些存储在不同类型的文件中并置于同一文件夹下。所以开始

40、设计之前，必须创建中并置于同一文件夹下。所以开始设计之前，必须创建一个工程一个工程(*.qpf)，一般情况下，建议工程文件夹、工程，一般情况下，建议工程文件夹、工程名称以及顶层实体名使用相同的名称。名称以及顶层实体名使用相同的名称。724 Altera公司提供的公司提供的Quartus II开发系统开发系统4Quartus II的使用操作的使用操作 （3）使用）使用VHDL代码设计输入代码设计输入Quartus II文本编辑器文本编辑器界面界面724 Altera公司提供的公司提供的Quartus II开发系统开发系统4Quartus II的使用操作的使用操作 （4）编译）编译VHDL代码代码

41、编译报告编译报告724 Altera公司提供的公司提供的Quartus II开发系统开发系统4Quartus II的使用操作的使用操作 （5）查看）查看RTL视图视图RTL(Register Transfer level)视图是设计的寄存器传输级展视图是设计的寄存器传输级展现，作为设计输入的最忠实体现，现，作为设计输入的最忠实体现，RTL视图的主要作用是视图的主要作用是帮助设计者检查设计输入中的问题。帮助设计者检查设计输入中的问题。设计的设计的RTL视图视图724 Altera公司提供的公司提供的Quartus II开发系统开发系统4Quartus II的使用操作的使用操作 （6）仿真）仿真a

42、. 新建一个波形文件新建一个波形文件在在Quartus II主界面，创建一个名为主界面，创建一个名为Waveform1.vwf的仿真波形的仿真波形文件，可使用命令将文件另存为扩展名为文件，可使用命令将文件另存为扩展名为.vwf 的其他文件名。的其他文件名。b. 添加仿真信号添加仿真信号在仿真之前需要在仿真波形文件中加入待仿真的信号，在在仿真之前需要在仿真波形文件中加入待仿真的信号，在Node Found窗口显示出找到的信号，将信号添加到波形文件中。窗口显示出找到的信号，将信号添加到波形文件中。c. 设置仿真激励设置仿真激励Quartus II默认的仿真时间是默认的仿真时间是1s，执行，执行“E

43、ditEnd Time”菜单命令将其修改为菜单命令将其修改为100s或其他；或其他；Quartus II提供了一个信号设置工具栏，可以很灵活的对输入提供了一个信号设置工具栏，可以很灵活的对输入激励进行设置，如下页所示。激励进行设置，如下页所示。724 Altera公司提供的公司提供的Quartus II开发系统开发系统4Quartus II的使用操作的使用操作 （6）仿真）仿真设置仿真设置仿真时间时间设置仿真设置仿真输入激励输入激励724 Altera公司提供的公司提供的Quartus II开发系统开发系统4Quartus II的使用操作的使用操作 （6）仿真）仿真d. 功能仿真功能仿真功能仿

44、真的第一步就是建立功能仿真网表之后，可以开始功功能仿真的第一步就是建立功能仿真网表之后，可以开始功能仿真了，仿真完成之后会产生仿真成功的消息窗口。单击能仿真了，仿真完成之后会产生仿真成功的消息窗口。单击“Report”按钮，查看仿真结果如下图。按钮，查看仿真结果如下图。724 Altera公司提供的公司提供的Quartus II开发系统开发系统4Quartus II的使用操作的使用操作 （6）仿真）仿真e. 时序仿真时序仿真时序仿真不需要产生功能网表，仿真完成后产生仿真成功消时序仿真不需要产生功能网表，仿真完成后产生仿真成功消息窗口，单击息窗口，单击“Report”按钮可查看仿真结果，类似如下

45、图按钮可查看仿真结果，类似如下图所示的波形，但许多表现形式不同于功能仿真。然后用户可所示的波形，但许多表现形式不同于功能仿真。然后用户可以根据仿真波形来验证是否满足时序设计要求。以根据仿真波形来验证是否满足时序设计要求。724 Altera公司提供的公司提供的Quartus II开发系统开发系统4Quartus II的使用操作的使用操作 （7）编程与配置）编程与配置使用使用Quartus成功编译工程且功能、时序均满足设计要求后，成功编译工程且功能、时序均满足设计要求后，就可以对就可以对Altera器件进行编程和配置了。可以使用器件进行编程和配置了。可以使用Quartus的的Assembler模

46、块生成编程文件，使用模块生成编程文件，使用Quartus的的Programmer工工具与编程硬件一起对器件进行编程和配置。具与编程硬件一起对器件进行编程和配置。Quartus对器件的对器件的编程和配置流程如下图。编程和配置流程如下图。724 Altera公司提供的公司提供的Quartus II开发系统开发系统5PLD器件的写入器件的写入 专用的并口写入线，专用的并口写入线，Altera公司的并口写入电缆为公司的并口写入电缆为ByteBlaster。 以太网串口写入线，以太网串口写入线，Altera公司的以太网串口写入电缆为公司的以太网串口写入电缆为EthernetBlaster， USB串口写

47、入线，串口写入线，Altera公司的公司的USB串口写入电缆为串口写入电缆为USB Blaster，器件端为一个十芯插头，器件端为一个十芯插头，以以JTAG格式下载信号。下图为格式下载信号。下图为USB串口写入线的连接形式串口写入线的连接形式USBBlaster下载电缆下载电缆724 Altera公司提供的公司提供的Quartus II开发系统开发系统5PLD器件的写入器件的写入72 5 Xilinx公司提供的公司提供的ISE开发系统开发系统1ISE的简介的简介第第7章存储器与可编程逻辑器件章存储器与可编程逻辑器件ISE是集成综合环境的简称，它集成了多种优秀的设计工具，是集成综合环境的简称，它

48、集成了多种优秀的设计工具，简洁流畅的界面风格可以使用户方便地完成自己的设计。简洁流畅的界面风格可以使用户方便地完成自己的设计。有丰富的在线帮助信息，结合有丰富的在线帮助信息，结合Xilinx的技术支持网站，帮助用户的技术支持网站，帮助用户更好的在设计过程中解决可能遇到的问题。而且，还有着强大更好的在设计过程中解决可能遇到的问题。而且，还有着强大的设计辅助功能，在编写代码时可以使用编写向导生成文件头的设计辅助功能，在编写代码时可以使用编写向导生成文件头和模块框架，也可使用语言模板和模块框架，也可使用语言模板(Language Templates)帮助编写帮助编写代码。代码。在图形输入时可以使用在

49、图形输入时可以使用ECS的辅助项帮助设计原理图。的辅助项帮助设计原理图。ISE的的Core Generator和和LogiBLOX工具可方便地生成工具可方便地生成IP Core与与功效模块为用户所用，减少设计工作量，提高设计效率与质量。功效模块为用户所用，减少设计工作量，提高设计效率与质量。优化的工具套件，提供了业界唯一一款时钟门控优化的技术。优化的工具套件，提供了业界唯一一款时钟门控优化的技术。2ISE的设计流程的设计流程72 5 Xilinx公司提供的公司提供的ISE开发系统开发系统72 5 Xilinx公司提供的公司提供的ISE开发系统开发系统3ISE的图形用户界面的图形用户界面下面以使

50、用下面以使用VHDL设计一个加设计一个加/减法器为例介绍。减法器为例介绍。72 5 Xilinx公司提供的公司提供的ISE开发系统开发系统4ISE的使用操作的使用操作 （1）设计输入）设计输入（2）创建一个工程）创建一个工程a首先创建新工程向导页，输入要创建的工程名字、存放路首先创建新工程向导页，输入要创建的工程名字、存放路径。在顶层源文件类型中选择径。在顶层源文件类型中选择 “HDL” 类型、类型、“Schematic”类型类型 、“EDIF”类型或类型或 “NGC/NGO”类型。类型。b在器件属性向导页选择器件家族、型号、封装、速度等级，在器件属性向导页选择器件家族、型号、封装、速度等级，

51、以及综合工具、仿真器和语言类型。用户可以选择使用的第三以及综合工具、仿真器和语言类型。用户可以选择使用的第三方综合工具和仿真工具，以及方综合工具和仿真工具，以及HDL类型。类型。c一个源文件可以是任何包含设计信息的文件，一个源文件可以是任何包含设计信息的文件，Project Navigator提供了一个向导来帮助用户为工程创建新的源文件。提供了一个向导来帮助用户为工程创建新的源文件。如果已经有已存在的源文件，点击如果已经有已存在的源文件，点击“Add Source”按钮，将按钮，将其添加到工程。其添加到工程。ISE的源文的源文件代码编辑件代码编辑界面界面72 5 Xilinx公司提供的公司提供

52、的ISE开发系统开发系统4ISE的使用操作的使用操作 （2）创建一个工程）创建一个工程72 5 Xilinx公司提供的公司提供的ISE开发系统开发系统4ISE的使用操作的使用操作（3）行为级仿真）行为级仿真(也称为也称为RTL仿真仿真)可以通过以下任何一种方式来执行。可以通过以下任何一种方式来执行。HDL测试平台测试平台(test benches)测试平台波形文件测试平台波形文件用于综合和行为仿真的用于综合和行为仿真的HDL源文件源文件只用于仿真的只用于仿真的HDL源文件，如源文件，如IP仿真模型、外部仿真模仿真模型、外部仿真模型等等。型等等。在仿真之前首先建立测试激励。在测试平台波形文件关联

53、在仿真之前首先建立测试激励。在测试平台波形文件关联窗口中，选择仿真的源文件与该波形文件相关联。窗口中，选择仿真的源文件与该波形文件相关联。在时序和时钟设置窗口，进行如下参数设置：在时序和时钟设置窗口，进行如下参数设置：Clock High Time: 20 ns；Clock Low Time: 20 ns；Input Setup Time: 10 ns；Output Valid Delay: 10 ns；Offset: 0 ns；Global Signals: GSR(FPGA)，当选择，当选择GSR(FPGA)时，默时，默认情况下认情况下Offset值会自动加上值会自动加上100 ns；In

54、itial Length of Test Bench: 1500 ns。其余的参数使用默认值。点击其余的参数使用默认值。点击“Finish”完成时序初始化设完成时序初始化设置，波形激励设置窗口如图置，波形激励设置窗口如图7-50所示。所示。ISE软件提供了便捷软件提供了便捷的输入波形激励的编辑方法，只要用鼠标单击波形区域就可的输入波形激励的编辑方法，只要用鼠标单击波形区域就可以对输入波形进行设置。设置完成之后进行保存。以对输入波形进行设置。设置完成之后进行保存。72 5 Xilinx公司提供的公司提供的ISE开发系统开发系统4ISE的使用操作的使用操作（3）行为级仿真）行为级仿真(也称为也称为RTL仿真仿真)72 5 Xilinx公司提供的公司提供的ISE开发系统开发系统4ISE的使用操作的使用操作