数字集成电路设计 CHAPTER5(55)

1、 Digital Integrated Circuits2ndInverter 反相器传播延时取决于它分别通过PMOS和NMOS管充电和放电负载电容所需要的时间。 使CL尽可能小是实现高性能CMOS电路的关键。 Digital Integrated Circuits2ndInverter非线性导致计算复杂非线性导致计算复杂 P141- Fig 5.13 Vin理想电压源驱动，CL包括：栅漏电容栅漏电容Cgd12扩散电容扩散电容Cdb1和和Cdb2连线电容连线电容Cw扇出的栅电容扇出的栅电容Cg3和和Cg4 Digital Integrated Circuits2ndInverter 栅漏电容栅

2、漏电容Cgd12 在输出过渡的前半部，M1和M2不是断开就是处在饱和模式，Cgd12只包括M1和和M2的覆盖电容，沟道电容不起作用的覆盖电容，沟道电容不起作用(处于栅处于栅-体体或栅或栅-源之间源之间)。 集总电容模型要求用接地电容来代替浮空的栅漏电容，通过密勒效应实现：一个在其两端经历大小相同但相位相反的电压摆幅的电容可以用一个两倍于该电容值的接地电容代替。P141- Fig 5.14 Cgd=2Cgd0W Digital Integrated Circuits2ndInverter 扩散电容扩散电容Cdb1和和Cdb2 漏和体之间的电容来自反向偏置的pn结。这样的电容是高这样的电容是高度非

3、线性的，并且在很大程度上取决于所加的电压。度非线性的，并且在很大程度上取决于所加的电压。 可用一个线性电容来代替非线性电容，使这个线性电容在线性电容在所关注的电压范围内变化与非线性电容相同所关注的电压范围内变化与非线性电容相同。 Ceq = KeqCj0 （零偏结电容） 结电容用一个线性电容来代替，电压和电流波形有微小误差，但该简化对逻辑延时没有明显的影响。例5.3 P20-Pic1.19 连线电容连线电容 由连线引起的电容取决于连线的长度和宽度，并且与扇出离开驱动门的距离和扇出门的数目有关。mhighmhighlowhighmeqVVmVVK101001 Digital Integrated

4、 Circuits2ndInverter 扇出的栅电容扇出的栅电容Cg3和和Cg4 Cfan-out=Cgate(NMOS)+Cgate(PMOS)在两方面进行简化：它假设栅电容的所有部分都连在Vout和GND(VDD)之间，并忽略了栅漏电容上的密勒效应（对精度影响较小）。近似认为所连接门的沟道电容在我们所关注的时间内保持不变。（工作状态差异：Pic3.31）忽略电容的这一变化会使估计值产生大约10的误差，但对一阶分析是可以接受的。本征电容：由扩散电容和覆盖电容组成本征电容：由扩散电容和覆盖电容组成外部负载电容：由导线和所连接的门组成外部负载电容：由导线和所连接的门组成例例5.4oxppGDO

5、pGSOpoxnnGDOnGSOnCLWCCCLWCC Digital Integrated Circuits2ndInverterPolysiliconInOutMetal1VDDGNDPMOSNMOS0.25 mm=2l l3l/l/2l l9l/9l/2l l44 231 25+4+4+1+1=15 本征电容本征电容=外部负载电容外部负载电容Cgd1+Cgd2+Cdb1+Cdb2=Cg3+Cg4+Cw59 25+5+9=19 42 2 Digital Integrated Circuits2ndInverter电容电容表达式表达式值值 fF（HL）值值 fF（LH）Cgd12CGDOnW

6、n0.230.23Cgd22CGDOpWp0.610.61Cdb1KeqnADnCj+KeqswnPDnCjsw0.660.90Cdb2KeqpADpCj+KeqswpPDpCjsw1.51.15Cg3CGDOnWn+CGSOnWn+COXWnLn0.760.76Cg4CGDOpWp+CGSOpWp+COXWpLp2.282.28Cw提取参数0.120.12CL6.166.053 fF3.16 fF2.89 fF3.16 fF Digital Integrated Circuits2ndInverterVDDVoutVin = VDDCLIavtpHL = C Vswing/2Iavdvviv

7、CtvvLp21)()(CL和i是v的非线性函数 Digital Integrated Circuits2ndInverterVDDVoutVin = VDDReqCLtpHL = f(Req.CL)= 0.69 ReqCL例例3.8 MOS管平均导通电阻管平均导通电阻Req一阶线性RC电路 Digital Integrated Circuits2ndInverterLeqpLeqppLHCRCRt69. 0)2ln(tp = 0.69 CL (Reqn+Reqp)/2LeqnLeqnpHLCRCRt69. 0)2ln(由一个电压阶跃激励时，电路的传播延时正比于这个电路的下拉电阻和负载电容形成

8、的时间常数由低至高的传播延时这一分析假设等效的负载电容对于由高至低及由低至高的翻转这一分析假设等效的负载电容对于由高至低及由低至高的翻转近似相同近似相同相同的上升/下降延时可通过使（Reqn=Reqp）实现）实现 Digital Integrated Circuits2ndInverter00.511.522.5x 10-10-0.500.511.522.53t (sec)Vout(V)?tpHLtpLHVinVoutCGD of Inverter CLHL=6.1fF CLLH=6.0fFVDD=2.5VReqn=13k Reqp=31k (W/L)n=1.5 (W/L)p=4.5pstps

9、fFktpsfFktppLHpHL5 .3222936290 . 65 . 43169. 0361 . 65 . 11369. 0=39.9ps=31.7ps瞬态响应SPICE模拟结果模拟延时大于估计延时！模拟延时大于估计延时！ Digital Integrated Circuits2ndInverter0.81.822.22.411.522.533.544.555.5VDD(V)tp(normalized)当当 VDD 接近接近 2VT时，时，tp 将会迅速增加将会迅速增加(no consideration of )多数情况下，电路中2/DSATnTnDDVVVDSATn

10、nnLpHLVkLWCt)/(52. 0上述条件下，延时基本与电源电压无关如何优化门延时如何优化门延时Req：联立式5.17和5.18，忽略沟长调制，可得tpHLCMOS反相器传播延时与电源电压关系反相器传播延时与电源电压关系 Digital Integrated Circuits2ndInverter 减小CL：门本身的扩散电容，互联线电容（版图优化）和扇出电容（尽量减小漏区面积） 增加晶体管的W/L：增加晶体管尺寸也增加扩散电容，因而增加了CL。一旦本征电容开始超过由连线和扇出构成的外部负载，增加门的尺寸就不能再对减少延时有帮助 提高VDD：以能量损耗来换取性能，但电压超过一定程度后改善就

11、会非常有限。氧化层击穿、热电子效应限制了电源电压减小门传播延时减小门传播延时 Digital Integrated Circuits2ndInverter 宽度比为宽度比为33.533.5可以获得可以获得对称的对称的VTCVTC和相同的传播和相同的传播延时延时，但并不意味着同时得到最小的总传播延时。，但并不意味着同时得到最小的总传播延时。 当对称性和噪声容限不是主要考虑因素时，可通当对称性和噪声容限不是主要考虑因素时，可通过减小过减小PMOSPMOS器件的宽度来加快反相器的速度器件的宽度来加快反相器的速度 PMOSPMOS较宽虽然可以增加充电电流，改善反相器的较宽虽然可以增加充电电流，改善反相

12、器的t tpLHpLH，但由于产生较大的寄生电容，从而使，但由于产生较大的寄生电容，从而使t tpHLpHL变差变差 当两个相反的效应存在时，必定存在一个晶体管当两个相反的效应存在时，必定存在一个晶体管的宽度比使反相器的传播延时最小的宽度比使反相器的传播延时最小。 Digital Integrated Circuits2ndInverterInv 1Inv 2两个完全相同的两个完全相同的CMOS反相器串联，反相器串联，第一个门的负载电容可近似为：第一个门的负载电容可近似为：WgngpdndpLCCCCCC)()(2211 Digital Integrated Circuits2ndInvert

13、err=Reqp/Reqn : 尺寸完全相同的尺寸完全相同的PMOS和和NMOS晶体管的电阻比晶体管的电阻比rCCCrgndnWopt211当 =(W/L)p/(W/L)n，所有晶体管电容以近似相同比例扩大WgndnLCCCC)(1 (21由式（5.20）rRCCCteqnWgndnp11345. 021忽略导线电容：忽略导线电容：WgndnCCC21roptWgngpdndpLCCCCCC)()(22110pttp = 0.69 CL (Reqn+Reqp)/2 Digital Integrated Circuits2ndInverter11.522.533.544.5533.544.55x

14、 10-11tp(sec)=2.4 (31k/13k) Table 3.3反相器可得到对称的瞬态响应 由 最优性能值为1.6 由左图, 1.9 为最优点, 该处tp最小tpHLtpLHtp模拟得到的CMOS反相器传播延时与PMOS对NMOS管比值的关系1.92.4ropt Digital Integrated Circuits2ndInverterextLCCCinta. 负载电容包括)/1 ()/1 (69. 0)(69. 0int0intintintCCtCCCRCCRtextpexteqexteqpint069. 0CRteqpb. 晶体管尺寸如何影响门的性能？本征延时本征延时-首先必须

15、建立起上式中的各种参数和尺寸系数S之间的关系尺寸系数S 将反相器的晶体管尺寸最小尺寸反相器的晶体管大小联系起来。 Digital Integrated Circuits2ndInverter 反相器的反相器的本证延时本证延时t tp0p0与门的与门的尺寸无关尺寸无关，只取决于，只取决于工艺和反相器的版图。工艺和反相器的版图。当无外部负载时，门驱动强度的提高被相应增加的电容抵消；当无外部负载时，门驱动强度的提高被相应增加的电容抵消； 无穷大的S可以消除任何外部负载的影响，但实际上，任何比大得多的尺寸系数S均会增加门所占尺寸。)/(1)()(/(69. 0irefextirefrefpSCCSCS

16、Rt00.69(1)(1)extextrefirefpirefirefCCR CtSCSCirefSCCintS 尺寸因子:SRRrefeq/Cint包括包括扩散电容扩散电容和和密勒电容密勒电容，均正比于晶体管宽度均正比于晶体管宽度Wint/CCext Digital Integrated Circuits2ndInverter24681012142.83.8x 10-11Stp(sec)(for fixed load)自载效应:本征电容起主要作用Cint=3.0fFCext=3.16fFCext/Cint1.05尺寸放大系数为尺寸放大系数为5 5时时，

17、t tp p已经得到了大部已经得到了大部分的改善，尺寸系分的改善，尺寸系数大于数大于1010时几乎得时几乎得不到任何额外的收不到任何额外的收益益 Digital Integrated Circuits2ndInverterCL对于确定的对于确定的CL:- 需要多少级反相器能获得最小延时需要多少级反相器能获得最小延时?- 如何确定这些反相器的尺寸如何确定这些反相器的尺寸?InOut反相器的输入栅与本征输出电容Cint=Cg （Table 5.2)1只与工艺有关，对大多数亚微米工艺只与工艺有关，对大多数亚微米工艺首先建立起反相器的首先建立起反相器的输入栅电容输入栅电容Cg与与本征输出电容本征输出电

18、容Cint间关系（正比于门的尺寸）间关系（正比于门的尺寸）加大反相器的尺寸可以减小自身的延时，但也加大加大反相器的尺寸可以减小自身的延时，但也加大了其输入电容，即作为前一级门负载而增加了其输入电容，即作为前一级门负载而增加反相器链！反相器链！ Digital Integrated Circuits2ndInverterCint = gCg g 1f = Cext/Cg 等效扇出上式表明：上式表明：反相器的延时只取决于它的外部负载电容与输反相器的延时只取决于它的外部负载电容与输入栅电容间的比值入栅电容间的比值)1 ()1 ()1 (00int0ggftCCtCCttpgextpextpp Dig

19、ital Integrated Circuits2ndInverterCLInOut12Ntp = tp1 + tp2 + + tpNggjpjgjgppjftCCtt110,1,0LNgNijgjgpNjjppCCCCttt1,1,1,01, ,1g最小尺寸反相器最小尺寸反相器Cg1 Digital Integrated Circuits2ndInverter方程含N - 1 未知数： Cg,2 Cg,N求 N - 1 偏微分：可求得获得最小延时的约束条件：Cg,j+1/Cg,j = Cg,j/Cg,j-1每个反相器的最优尺寸是与它相邻的前后两个反相器尺寸每个反相器的最优尺寸是与它相邻的前后

20、两个反相器尺寸的几何平均数的几何平均数- 每个反相器的尺寸都相对于它前面反相器的尺寸放大相同倍数每个反相器的尺寸都相对于它前面反相器的尺寸放大相同倍数f- 每级反相器具有相同的等效扇出每级反相器具有相同的等效扇出 fi=f (Cout/Cin)- 每级反相器具有相同的延时每级反相器具有相同的延时1,1,jgjgjgCCC,0pg jtCLNgNijgjgpNjjppCCCCttt1,1,1,01, ,1g Digital Integrated Circuits2ndInverterNgLfCCF1 ,/当每级反相器尺寸依次增大f倍，且具有相同的等效扇出fNFf g/10NppFNttMinim

21、um path delay 最小路径延迟当CL和Cg,1给定时，每级的等效扇出 Digital Integrated Circuits2ndInverterCL= 8 C1InOutC11ff2283fCL/C1 has to be evenly distributed across N = 3 stages: Digital Integrated Circuits2ndInverter对于一定的负载对于一定的负载CL 和输入电容和输入电容 Cin，确定最优尺寸确定最优尺寸f00ln/1lnlnppptFftNtfffggg0ln1lnln20fffFtftppggfFNCfCFCinNinL

22、lnln with ffg1exp Digital Integrated Circuits2ndInverterffg1expb. For g=1 fopt = 3.6 a. For g = 0, f = e, N = lnF 忽略自载，只由扇出构成负载，收敛解忽略自载，只由扇出构成负载，收敛解 包括自载，数值解包括自载，数值解最优的等效扇出最优的等效扇出f f与反相器链与反相器链中自载系数中自载系数的关系的关系 Digital Integrated Circuits2ndInverterf=4 f1需降低需降低CL, Vdd, 和和 f 以降低能耗以降低能耗.与晶体管尺寸无关与晶体管尺寸无关

23、!考虑器件的开关频率考虑器件的开关频率 Digital Integrated Circuits2ndInverterCMOS门在门在N个时钟周期内的能耗个时钟周期内的能耗ENC C o on ns si id de er r s sw w i it tc ch hi in ng g a a C C M M O O S S g ga at te e f fo or r N N c cl lo oc ck k c cy yc cl le es sENCLVdd2n N=n n( (N N) ): : t th he e n nu um m b be er r o of f 0 0- - 1 1 t

24、 tr ra an ns si it ti io on n i in n N N c cl lo oc ck k c cy yc cl le es sE EN N : : t th he e e en ne er rg gy y c co on ns su um m e ed d f fo or r N N c cl lo oc ck k c cy yc cl le es sPavgNlimENN- -fclk=n NN-NlimCLVdd2fclk=01n NN-Nlim=Pavg= 01CLVdd2fclkn(N) ：N个时钟周期内0-1的反转次数C C o on ns si id de

25、er r s sw w i it tc ch hi in ng g a a C C M M O O S S g ga at te e f fo or r N N c cl lo oc ck k c cy yc cl le es sENCLVdd2n N=n n( (N N) ): : t th he e n nu um m b be er r o of f 0 0- - 1 1 t tr ra an ns si it ti io on n i in n N N c cl lo oc ck k c cy yc cl le es sE EN N : : t th he e e en ne er r

26、g gy y c co on ns su um m e ed d f fo or r N N c cl lo oc ck k c cy yc cl le es sPavgNlimENN- -fclk=n NN-NlimCLVdd2fclk=01n NN-Nlim=Pavg= 01CLVdd2fclk平均动态功耗平均动态功耗fclk：输入发生变化事件的最大速率C C o on ns si id de er r s sw w i it tc ch hi in ng g a a C C M M O O S S g ga at te e f fo or r N N c cl lo oc ck k c

27、cy yc cl le es sENCLVdd2n N=n n( (N N) ) : : t th he e n nu um m b be er r o of f 0 0- - 1 1 t tr ra an ns si i t ti io on n i in n N N c cl lo oc ck k c cy yc cl le es sE EN N : : t t h he e e en ne er rg gy y c co on ns su um m e ed d f fo or r N N c cl lo oc ck k c cy yc cl l e es sPavgNlimENN- -

28、fclk=n NN-NlimCLVdd2fclk=01n NN-Nlim=Pavg= 01CLVdd2fclk：时钟变化事件在该门中引起0-1变化事件的概率 Digital Integrated Circuits2ndInverterCMOS chip 0.25um 工艺时钟频率is 500MHz每个门的负载 15fF/gate当 fout=4 ， VDD=2.5V 时p=50uw/gate 1000000门, 每个上升沿发生反转总能耗 50W!Example 5.11 5.12 Digital Integrated Circuits2ndInverterp 降低VDD 可以降低功耗，如当VD

29、D由2.5V降至降至1.25V, 能耗可从 5W降低至1.25W. 但当VDD 接近2VT, 性能会快速下降!p 当电源电压的下限取决于外部限制或者当减小电源电压引起的性能降低不能被接受时，减少功耗的唯一方法就是减少等效电容： 实际电容和翻转活动性实际电容和翻转活动性p 减少翻转活动性只能在逻辑和结构的抽象层次上实现。由减少翻转活动性只能在逻辑和结构的抽象层次上实现。由于在一个组合逻辑电路中大部分的电容是晶体管电容（栅电于在一个组合逻辑电路中大部分的电容是晶体管电容（栅电容和扩散电容），因此在低功耗设计时保持这部分最小是有容和扩散电容），因此在低功耗设计时保持这部分最小是有意义的。意义的。p

30、当负载电容由外部电容占主导地位时当负载电容由外部电容占主导地位时可放大晶体管尺寸可放大晶体管尺寸 Digital Integrated Circuits2ndInverterq目标目标: 使整个电路能耗降至最小并保持最低性能使整个电路能耗降至最小并保持最低性能 确定参数确定参数: f (size coefficient) ，VDD tp tpref (f=1,VDD =Vref反相器的延时）1Cg1InfCextOut0011ppDDpDDTEfFttfVtVVgg/2TETDSATVVV1/extgFCC Digital Integrated Circuits2ndInverter13232

31、00FfFfVVVVVVFfFfttttTEDDTErefrefDDrefppprefp(1)1式建立了尺寸系数 f 与电源电压VDD之间的关系性能约束：尺寸放大电路的传播延时应当等于（或小于）参考电路（f=1，g=1，Vdd=Vref ）的延时。 Digital Integrated Circuits2ndInverter123456700.511.522.533.54fvdd (V)123456700.511.5fnormalized energyF=1251020VDD=f(f)对总等效扇出F的不同值所要求的电源电压与尺寸系数f的关系p 对于不同F时的关系。这些曲线都有一个明显的最小值。

32、p 由最小尺寸起增加反相器的尺寸最初会使性能提高，因此允许降低VDDp 这在达到最优尺寸系数 前一直都是有效的p 进一步加大器件尺寸只会增加自载系数而降低性能Ff Digital Integrated Circuits2ndInverterq单次翻转消耗的能量22122411DDrefDfDgreVEEVCfFFfEVFg (2)123456700.511.522.533.54fvdd (V)123456700.511.5fnormalized energyE/Eref=f(f)放大尺寸后电路的能量与f的关系(Vref=2.5V VTE=0.5V) Digital Integrated Cir

33、cuits2ndInverter 改变器件尺寸并降低电源电压是减小一个逻辑电路能耗的非常有效的方法。对于具有较大等效扇出的电路，可达到几乎10倍的能量降低，但对F=1不适用; 在最优值之外过多地加大晶体管的尺寸会付出较大的能量代价但仍在普遍采用; 考虑能量时的最优尺寸系数小于考虑性能时的最优尺寸系数，特别是对较大的F fopt(energy)tr , VDSp0 ,Isc0tftr , VDSpVDD ,IscIMAX- 峰值电流与输入和输出斜率之比密切相关输入在输出开始改变之前就已经通过了过渡区输出下降时间小于输入的上升时间 Digital Integrated Circuits2ndInv

34、erterp 使输出的上升使输出的上升/下降时间大于输入的上升下降时间大于输入的上升/下降时间可以使短下降时间可以使短路功耗减到最小。路功耗减到最小。p 输出的上升输出的上升/下降时间太大会降低电路的速度，并在扇出门下降时间太大会降低电路的速度，并在扇出门中引起短路电流。中引起短路电流。 Digital Integrated Circuits2ndInverter012345012345678tsin/tsoutPnormVdd =1.5Vdd =2.5Vdd =3.3一个静态一个静态CMOS反相器的功耗与输反相器的功耗与输入和输出上升下降时间之比的关入和输出上升下降时间之比的关系（系（tsin/tsout ）(W/L)p=1.125um/0.25um(W/L)n=0.375um/0.25umCL=30fF 当 CL 过小时，功耗主要来自短路电流 Isc; 当 CL 较大时，功耗主要来自对负载电容的充放电; 如果tf=tr, 大部分功耗与动态功耗有关，短路仅占小部分（0.50.6V）VoutVddSub-ThresholdCurrentDrain JunctionLeakage Digita