数字电子技术基础复习材料

1、明德厚学 爱国荣校 核工程与核技术10202101班 数字电子技术基础 考点复习资料 进第二章 逻辑代数基础1、逻辑函数的表示方法逻辑真值表、逻辑函数表达式、逻辑图、波形图、卡诺图和硬件描述语言等。其中真值表、卡诺图具有唯一性2、真值表写出逻辑函数式1、找出真值表中使 Y=1 的输入变量取值组合。2、每组输入变量取值对应一个乘积项，其中取值为1的写原变量，取值为0的写反变量。3、将这些变量相加即得 Y。3、最小项m定义 m是乘积项 包含n个因子 n个变量均以原变量和反变量的形式在m中出现一次4、最小项的性质 在输入变量任一取值下，有且仅有一个最小项的值为1。 全体最小项之和为1 。 任何两个最

2、小项之积为0 。 两个相邻的最小项之和可以合并，消去一对因子，只留下公共因子。 -相邻：仅一个变量不同的最小项 如 5、最大项的定义 M是相加项； 包含n个因子。 n个变量均以原变量和反变量的形式在M中出现一次6、最大项的性质 在输入变量任一取值下，有且仅有一个最大项的值为0； 全体最大项之积为0； 任何两个最大项之和为1； 只有一个变量不同的最大项的乘积等于各相同变量之和。如：(A+B+C)(A+B+C)=A+B7、例题：逻辑函数最小项之和的形式8、逻辑函数的卡诺图表示法 实质：将逻辑函数的最小项之和的以图形的方式表示出来 以2n个小方块分别代表 n 变量的所有最小项，并将它们排列成矩阵，而

3、且使几何位置相邻的两个最小项在逻辑上也是相邻的（只有一个变量不同），就得到表示n变量全部最小项的卡诺图。9、用卡诺图合并最小项的原则： 两个相邻最小项可合并为一项，消去一对因子 四个排成矩形的相邻最小项可合并为一项，消去两对因子 八个相邻最小项可合并为一项，消去三对因子10、卡诺图化简的原则 化简后的乘积项应包含函数式的所有最小项，即覆盖图中所有的1。 乘积项的数目最少，即圈成的矩形最少。 每个乘积项因子最少，即圈成的矩形最大。 注：卡诺图化简结果不是唯一的第三章 门电路11、半导体二极管开关条件、特征 正向压降大于0.7V，导通，正向压降小于0.7V，截止。 正向导通电阻为0，反向内阻无穷大

4、、导通后电压保持不变。12、二极管与门设VCC = 5V加到A,B的 VIH=3V VIL=0V二极管导通时 VDF=0.7V 规定3V以上为1 ，0.7V以下为013、二极管或门设VCC = 5V加到A,B的 VIH=3V VIL=0V二极管导通时 VDF=0.7V14、CMOS反向管的电压、电流传输特性电流传输特性电压传输特性15、漏极开路的门电路（OD门）注意！OD门工作时必须将输出经上拉电阻RL接到电源上16、CMOS传输门利用P沟道MOS管和N沟道MOS管的互补性可以接成如图所示的CMOS传输门即C=1，C=0导通17、双极型三极管的开关特性 因为在工作时有电子和空穴两种载流子参与导

5、电过程，故称三极管为双极性型三极管18、TTL反向器的电压传输特性截止区线性区转折区截 止区19、TTL反向器输入端经电阻接地时的等效电路 若输入端通过电阻接地，一般地， RP0.69K时，构成低电平输入方式 当RP1.5K时，构成高电平输入方式20、集电极开路的门电路（OC门）推拉式输出电路结构的局限性 输出电平不可调 负载能力不强，尤其是高电平输出 输出端不能并联使用 利用OC门同样能接成线与结构以及实现输出与输入之间的电平转换OC门输出并联的接法级逻辑图OC门在工作时同样要在外接负载电阻与电源21、怎样缩短传输门的延迟时间、提高开关的工作速度使用抗饱和三极管引入有源泄放电路降低饱和深度第

6、四章 组合逻辑电路22、组合逻辑电路的特点 从功能上 时刻的输出仅取决于该时刻的输入，与电路原来的状态无关 从结构上 不含记忆（存储）元件23、组合逻辑电路的分析方法路是输入到输出逐级写出逻辑函数式化简填写真值表从真值表中得到电路逻辑功能24、组合逻辑电路的设计方法进行逻辑抽象 写出逻辑函数式 选定器件的类型 将逻辑函数式化简或变换成适当的形式 根据简化后的逻辑函数式画出逻辑电路的连接图25、编码器普通编码器优先编码器（只对其中优先权最高的一个进行编码）编码器在任何一个时刻都只能对一个编码信号进行编码26、译码器集成译码器实例：74HC138最小项译码器27、半导体数码管内部接法 有阴极与阳极

7、接法28、用译码器设计组合逻辑电路 基本原理n二进制译码器给出n量的全部最小项例：利用3线-8线译码器74HC138设计一个多输出的组合逻辑电路，输出逻辑函数式为：解：首先将上式化为最小项之和的形式，得只要令A2=A、A1=B、A0=C，在将最 小项一反函数形式给出，还需将m换成m:只需在74HC138的输出端附加4个与非门即可：29、数据选择器30、例选1数据选择器实现交通信号的监视电路对应得A1=A A0=G D0=RD1=D2=R D3=1例分别用4选1和8选1数据选择器实现逻辑函数解：（1）用四路数据选择器实现若将B、C作为地址输入线，A或其他形式作为各数据的输入端，将所给的逻辑函数表

8、示成最小项之和地形式，即双4选1数据选择器74HC153的一个4选1数据选择器的输出端逻辑函数为则和所给函数相比较得：令A1=B，A0C，D101，D11D12D13A电路连线如右图所示：(2)由8选1数据选择器实现先将所给逻辑函数写成最小项之和形式，即8选1数据选择器74HC151的输出端逻辑式为比较上面两式，令: A2A，A1B，A0=C，D1D2D3=0，D0D4=D5=D6=D7=1（最小项取舍）故其外部接线图如图所示31、数值比较器 用来比较两个二进制数的数值大小1位数值比较器 A,B比较有三种可能结果32、竞争-冒险现象 有竞争现象时不一定产生尖峰脉冲 存在竞争现象输出就有可能出现

9、违背稳态下的逻辑关系的尖峰脉冲33、判定存在竞争-冒险现象的方法 只要输出端的逻辑函数在一定的条件下能化简成: Y=A+A或 Y=AA34、消除竞争-冒险现象的方法接入滤波电容引入选通脉冲修改逻辑设计第五章 触发器35、触发器的概述 用于记忆1位二进制信号的基本单元36、触发器的特点 有两个能自行保持的状态根据输入信号可以置成0或137、触发器的分类 按触发方式（电平，脉冲，边沿） 按逻辑功能（SR, JK, D, T） 按存储数据原理（静态、动态） 按结构：基本SR锁存器、同步SR触发器、 主从触发器、边沿触发器(维持阻塞触发器)等38、电平触发器(同步SR触发器)Q*=SD+RDQ39、主

10、从JK触发器S=JQ R=KQ Q*=JQ+(KQ) =JQ+KQ40、触发器按逻辑功能的分类SR触发器JK触发器T触发器D触发器T触发器、SR触发器 、JK触发器、T触发器、T触发器当T发器触发器的控制端接至固定的高电平（即T恒等于1）、D触发器41、触发器的逻辑描述方法特征方程 特性表 状态图 波形图 状态转换卡诺图第六章 时序逻辑电路42、时序逻辑电路的特点 能上：任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关 路结构上：包含存储电路和组合电路存储器状态和输入变量共同决定输出43、存储电路中所有触发器的时钟使用统一的CLK，同步，没有统一的CLK触发器的变化有先有后44、在

11、同步时序电路中，所有的触发器的变化都是在同一时钟信号操作下同时发生的。而在异步时序电路中，触发器状态的变化不是同时发生的。45、Mealy型和Moore型（米利型和穆尔型） 米利型电路中，输出信号不仅取决于存储电路的状态，而且好取决于输入变量 穆尔型电路中，输出信号仅仅取决于存储电路的状态穆尔型电路仅是米利型电路的一种特例而已46、同步时序电路的分析方法分析：找出给定时序电路的逻辑功能，即找出在输入和 CLK作用下，电路的次态和输出。 一般步骤：从给定电路写出存储电路中每个触发器的驱动方程（输入信号的逻辑式），得到整个电路的驱动方程。将驱动方程代入触发器的特性方程，得到状态方程。从给定电路写出

12、输出方程。47、异步时序逻辑电路的分析方法 触发器的时钟不同时发生48、寄存器用于寄存一组二值代码，N位寄存器由N个触发器组成，可存放一组N位二值代码。只要求其中每个触发器可置1，置0。 应该具有存数、取数、清零、置数49、计数器 用于计数、分频、定时、产生节拍脉冲等 按时钟分：同步、异步 按计数过程中数字增减分：加、减和可逆 按计数器中的数字编码分：二进制、二-十进制和循环码 按计数容量分：十进制，六十进制50、位同步二进制计数器74161逻辑图形符号及功能表51、74LS191(用JK接成T触发器，下降沿触发)161 191 16进制 160 190 10进制 90 5-5-10进制52、

13、二进制计数器异步二进制加法计数器 在末位+1时，从低位到高位逐位进位方式工作。触发器不同步翻转。 原则：每1位从“1”变“0”时，向高位发出进位，使高位翻转。 常见异步二进制加法计数器：4位74LS293、74LS393、74HC393；7位CC4024；12位74HC4040；14位74HC4020。异步二进制减法计数器 在末位1时，从低位到高位逐位借位方式工作。 原则：每1位从“0”变“1”时，向高位发出借位，使高位翻转。下降沿触发：加法计数器Q端作为时钟，减法计数器Q端为时钟；上升沿触发：加法计数器Q 端作为时钟，减法计数器Q端为时钟；53、异步十进制加法计数器54、SI计数器器件小结翻

14、转方式进制U/D型号特点同步二进制74161 74LS161同步置数、保持、异步置零74LS162 74LS163同步置零单时钟： 74LS191异步置数、保持双时钟：74LS193异步置数、异步置零十进制74160同步置数、异步置零单时钟：74LS190 74LS168、CC4510异步置数、保持双时钟：74LS192 CC40192异步二进制4位：74LS293、74LS393、74HC393；7位：CC4024；12位：74HC4040；14位：74HC4020十进制74LS290二-五-十进制计数器；双时钟、异步置0、置9端。异步计数器的优点：结构简单，可以不附加其他电路。缺点：串行进

15、位，工作频率低状态译码时存在竞争-冒险现象55、任意进制计数器的构成方法1. M N原理：计数循环过程中设法跳过NM个状态。具体方法：置零法 置数法2. M NM=N1N2 先用前面的方法分别接成N1和N2两个计数器。 N1和N2间的连接有两种方式： (a)并行进位方式：用同一个CLK，低位片的进位输出作为高位片的计数控制信号（如74160的EP和ET） (b)串行进位方式：低位片的进位输出作为高位片的CLK，两片始终同时处于计数状态。56、例题用两片74160接成100进制计数器并行进 位法串行进位法57、环形计数器58、环形计数器的优点 有效循环的每个状态值包含一个1（或0）环形计数器结构

16、简单，不需另加译码电路；第七章 半导体储存器59、半导体存储器概述 能存储大量二值信息(或称为二值的数据)的半导体器件。60、ROM的优点 电路结构简单，在断电后数据不会丢失。61、掩模ROM 电路结构主要由存储矩阵、地址译码器两部分组成。62、随机存储器RAM优点 读、写方便，使用灵活。但一旦停电后所存储的数据将随之丢失。63、存储器容量的扩展 位扩展方式 适用于每片RAM,ROM字数够用而位数不够时接法：将各片的地址线、读写线、片选线并联即可例：用八片1024 x 1位 1024 x 8位的RAM 字扩展方式适用于每片RAM,ROM位数够用而字数不够时1024 x 8例：用四片256 x

17、8位1024 x 8位 RAMA9 A8CS1CS2CS3CS40 001110 110111 011011 11110第十章 脉冲波形的产生和整形64、描述矩形脉冲特性的主要参数脉冲周期T 脉冲幅度Vm 脉冲宽度tw 上升时间tf 下降时间tf 占空比q65、施密特触发器（常用的一类脉冲整形电路） 具有回差现象，又称电压滞后特性 其工作特性：有两个稳定状态，两个稳态的转换需要；稳态的维持也依赖于为加触发信号66、用门电路组成的施密特触发器67、施密特触发器的应用用于波形变换 用于鉴幅 用于脉冲整形68、单稳态触发器 只有一种稳态 其特点：有一个稳态和一个暂稳态。在外界触发信号作用下，能从稳态暂稳态，维持一段时间后自动返回稳态。暂稳态维持时间长短取决于电路内部参数，与触发脉冲的宽度和幅度无关。用于脉冲整形、延时和定时。69、积分型单稳态触发器 最重要的参数是：脉宽稳态暂稳态70、集成单稳态触发器Cext和Rext为外接电容和外接电阻,通常Rext取值在230k之间， Cext的取值在10pF10F之间，得到的脉冲宽度tW的范围为20ns200ms。集成单稳管触发器 74121的外部连接方法71、环形振荡器 利用延迟负反馈产生振荡，利用门电路的传输特性延迟时间将奇数个反相器首尾相接而构成的72、石英晶体多谐振荡器 目前采用的一种稳