0.13um-shrink工艺的嵌入式闪存的耐久性特性研究_V2.0

1、摘要0.13um-shrink工艺的嵌入式闪存的耐久性特性研究摘 要 耐久性特性是存储类芯片最为重要的可靠性课题之一。0.13um-shrink闪存器件因为其特殊的结构和工作模式，导致了特有的器件特性，同时还引入了其他的可靠性问题。 本文综合了直流电压应力和 UV 方式，研究了三栅分栅闪存器件耐久性退化机理，实验验证了多晶到多晶的 F-N电子隧穿擦除操作引起的隧穿氧化物束缚电子是导致三栅分栅闪存器件退化的重要原因。基于器件耐久性退化机理，讲述了三栅分栅 闪存特殊的结构和操作方式。 在耐久性优化方面，本论文重点从器件操作条件对三栅分栅闪存器件的耐久性进行了研究。在优化器件操作条件方面，提出了过擦

2、除方法和动态调节擦除电压的方法，应用于单个存储单元的测试中，相较于原始的擦除操作条件，能够很好的改善器件的耐久特性。关键词：闪存，耐久性，陷阱束缚电荷，耐久性优化,尺寸缩小AbstractInvestigation of 0.13um-shrink Flash Characteristics and Endurance ReliabilityAbstractEndurance is one of the most important reliability topics in flash memory. Due to the special physical structure and ope

3、ration method in 0.13um-shrink flash memory, it has a unique device characteristic and a new reliability problem.In this thesis, by using of DC (Direct Current) stress and UV (ultraviolet), the mechanism of endurance degradation in triple split-gate flash memory is investigated. Poly-to-poly F-N (Fo

4、wler-Nordheim) erase tunneling induced electron trapping is confirmed to dominate the degradation of triple split-gate flash device during cycling. As for endurance optimization, the studies are carried out on the operation conditions. Two methodsOver-erase and Dynamic Adjusting Erase Voltageare put

5、 forward and proved effectively for the enhancement of endurance characteristics in single-cell samples.Keywords: Flash, Endurance, Electron Trapping, shrink目录目 录摘要.IAbstract II第一章 绪论11.1非易失性半导体存储器技术的发展历史.11.1.1 从 ROM 发展到 EPROM 11.1.2 从 EPROM 发展到 EEPROM 21.1.3 从 EEPROM 发展到 Flash Memory31.2 0.13um-sh

6、rink 闪存芯片简介 111.2.1芯片结构介绍 .111.2.2芯片原理介绍 .131.2.3芯片制造流程 .171.2.4芯片测试流程 .18 1.3 0.13um-shrink闪存的市场前景和耐久性研究的必要性1.4本论文的工作 .20第二章闪存芯片的耐久性研究现状和耐久特性退化原理研究222.1研究现状分析 .222.1.1 源端通道热电子注入（SSI）导致的耐久特性退化 .222.1.2 Poly 到 Poly 的 F-N 隧穿导致的耐久特性退化 .232.2耐久特性退化原理 .252.3本章小结 .48第三章 0.13um-shrink闪存器件耐久特性和工作条件的关系研究493.

7、1器件耐久特性和工作条件的关系研究 493.2器件耐久特性和环境温度的关系研究523.2.1实验准备和过程 .523.2.2实验结果和解析 .533.3本章小结 .56第四章0.13um-shrink闪存芯片耐久特性优化的研究 .574.1存储单元过擦除法 .574.2存储单元动态擦除法 .594.2.1基本理论 .604.2.2实验结果和解析 .614.3本章小结 .70第五章 总结 80参考文献 81附 录 .89致谢 .900.13um-shrink工艺的嵌入式闪存的耐久性特性研究第一章 绪论1.1 引言 半导体存储器件是现代化信息处理的一个必要组成部分，和其他的Si工艺技术一样，储存技

8、术在容量和特性方面也跟随着摩尔定律成长的脚步。当不外加电源的时候，这类储存器件也能在相当长的时间里保持着之前写进去的信息。非易挥发性闪存器件（Nonvolatile Memories，NVM）是固态存储类器件中一个占主导地位的分支。由于量产规模和较大的市场份额，非易挥发性闪存器件一直都受到大众的关注。本文所研讨的0.13um-shrink闪存属于非易挥发性半导体存储器件的一种。本节对非易挥发性半导体存储器技术的发展史进行了简单的回看，同时对各类存储的技术特点进行了简介。可知，闪存的技术是非易挥发性半导体存储技术的发展方向的典型代表，该技术具有先进性与较好的市场实用价值。1.1.1 从 ROM

9、发展到 EPROM上世纪六零年代中叶，金属氧化物半导体（MOS，Metal-Oxide-Semiconductor）以其卓越的集成度与器件性能开始取代当时普遍采用的磁芯存储器（magnetic corememory），成为半导体存储器技术的发展主流。但是由于 MOS 器件无法在断电的情况下长时间的保留已有的数据，非易失性半导体存储器的市场仍然被只读存储器（ROM，Read-Only Memory）所占据。1967 年 ， 浮栅（ FG ， Floating Gate ） 的概念与金氮氧半导体 （ MNOS,Metal-Nitride-Oxide Semiconductor）结构的存储器被率先推

10、出，用于克服 MOS 器件固有的数据易失性缺陷，其设计存储功能已经超出当时的 ROM。1971 年，就在1k 的随机存储器（RAM, Random Access Memory）推广市场不久，同样大小、基于 浮栅概念的紫外光擦除式可编程只读存储器（EPROM，UV-erasable ProgrammableROM）问世了。EPROM 是首个能被用户电学化编程且能实现擦除操作的非易失性半导体存储器。所有的 EPROM 产品都是基于浮栅存储的概念开发的，一般采用沟道热电子注入（CHI,Channel Hot-electron Injection）作为编程方式。由于沟道热电子注入要求高电压、大电流，E

11、PROM 在编程时需要从外部提供一个通常为 12V 的电压源，一个字节（byte）的编程时间一般在 1ms 到 100ms 之间。EPROM 器件只具备向浮栅提供电子的机制，它的擦除必须通过紫外光照射来实现，其物理本质是为浮栅内的电子提供额外的能量，使其能够克服界面势垒而逸出。紫外光擦除时间通常为 20分钟，在进行擦除操作时，器件必须处于断电状态。由于 EPROM 的擦除不需要做到逐个字节，整个存储单元的结构的结构可以由单个的浮栅 MOS 器件组成；也正是因为这样，EPROM 的集成度可以做到与动态随机存储器（DRAM, Dynamic 第一章 绪论Random Access Memory）相

12、比拟。为了进行紫外光照射擦除，EPROM 器件的封装上必须安装一个石英窗口，这大大增加了产品的封装成本。同时 EPROM 必须拿出电路板进行编程和擦除也给产品 封 装 增 加 了 难 度 。 为 了 克 服 这 些 限 制 ， 一 次 性 可 编 程 （ OTP,One-Time-Programmable）器件被开发出来它的结构与 EPROM 类似，通常只被编程一次，之后便被当作 ROM 使用。由于无需进行再擦除，这种产品的封装上不需要石英窗口，从而达到降低成本的目的。1.1.2 从 EPROM 发展到 EEPROM1983 年，基于浮栅概念和 MNOS 结构的 16k 电擦除式可编程只读存储

13、器（EEPROM，Electrically Erasable & Programmable Read-only Memory）被开发出来。基于浮栅概念的 EEPROM 非常类似于 EPROM，与器件沟道区域绝缘的是 n 型掺杂的多晶硅平板。由于高质量的氧化物将这一平板完全与其它电极隔离，因而形成了浮栅。通常，与浮栅耦合的是一个或多个电极，而器件沟道的导通与否是由浮栅中所储存电子的数量决定的。其与 EPROM 最主要的不同在于在 EEPROM 电路中，所有的操作都通过电信号完成，存储器不必拿出电路板进行擦除和编程。同时，每一项操作（包括擦除）都可以做到逐个字节进行，再不会像 EPROM 那样即使

14、只需要对一个字节进行更改，也必须对整个芯片进行擦除和重新编程。功能的完整性导致了 EEPROM 结构的复杂性。与单个 MOS 器件组成的 EPROM存储单元不同，EEPROM 存储单元一般由一个存储晶体管加上一个选择晶体管组成（如图 1-1 所示），因此也常常被称为双晶体管存储单元。存储单元结构的扩充，造成了单个字节占用的芯片面积增加，这也是 EEPROM 的集成度总是落后于EPROM 一到两代的主要原因。电荷束缚（charge trapping）和浮栅这两种存储概念在 EEPROM 产品上都得到了应用。其中，MNOS 存储单元自身的结构就是可以进行电擦除的，而浮栅单元则通常通过 F-N 电子

15、隧穿（Fowler-Nordheim electron tunneling）或沟道热电子注入（CHEI，Channel Hot Electron Injection）来进行擦除和编程。对于理想非易失性随机存储器（无需外部能源便可保存数据、像 RAM 一样快速读取和编程、高集成度、低功耗、低成本）的追求，使得 EEPROM 的功能越来越复杂。目前的 EEPROM 已经具备了数据和地址锁定（data and address latching）、 内部编程时序（ internal timing for programming ） 、页式存储（ page-mode programming ） 、与 T

16、TL 逻辑完全兼容 （ complete transistor-transistor logic compatibility）、芯片内脉冲整形（on-chip pulse shaping）、数据轮询（data polling）等大量功能，因此也往往被称为全功能电擦除式可编程只读存储器（FF-EEPROM，Full-Feature EEPROM）。由于附加了系统内编程（in-system programmability）的功 0.13um-shrink工艺的嵌入式闪存的耐久性特性研究能，EEPROM 具有很强的系统适应性，可以广泛应用在智能控制器（intelligentcontroller）、人

17、工智能（AI，Artificial Intelligence）、可编程逻辑器件（PLD， Programmable Logic Device）等众多领域。图 1-1 EEPROM 存储单元的基本结构正是由于 EEPROM 强大的功能和良好的系统适应性，很多分析家预言它将迅速占领市场，并最终取代 EPROM 而成为微处理器控制系统的标准程序存储介质。而实际上，EEPROM 市场份额的增加直到 1992 年才出现，且增长的势头也不如想象中那么迅猛：直到 1995 年，EEPROM 的市场份额才超出了 EPROM。造成这一 延迟的主要原因是：（1）每个存储位（bit）的成本上，EEPROM 相比 E

18、PROM 要高出很多；（2）由于软件支持的限制，FF-EEPROM 一直没能得到大规模的应用；（3）对于 EEPROM 的器件可靠性（reliability）缺乏了解。1.1.3 从 EEPROM 发展到 Flash Memory1、闪存存储器的技术特点为了避免 EEPROM 高存储成本问题，一个途径就是采用闪存存储器（flashmemory），也可称为闪存电擦除式可编程只读存储器（flash EEPROM）。相比于通常意义上的 FF-EEPROM，Flash EEPROM 的最大不同就是擦除操作不再需要做到逐个字节。由于整个存储阵列（memory array）或存储块（memory bloc

19、k）中的数据可以一次性快速擦除，闪存存储器周边电路的复杂性被大大降低，每个存储字节的成本也因此减少很多。1987 年，Masupka 等人利用只有一只晶体管的 EEPROM 第一章 绪论单元、新的擦除/编程电路技术以及高速灵敏度放大器制作了第一块 256k 闪存存储 器。到 1995 年，Flash EEPROM 的成本已经低于 DRAM，而闪存市场也开始成为非 易失性半导体存储器的最大市场。闪存存储器的出现实际上是 EEPROM 技术走向成 熟、集成电路制造工艺发展到亚微米以下、对大容量电可擦写存储器的需求这三者 的综合产物。它将 EPROM 与 EEPROM 的优点有效地结合在了一起：闪存

20、存储器的存 储单元像 EPROM 一样由单个晶体管组成，因此大大缩小了单个字节的存储面积、提 高了器件的集成度；同时，闪存存储器与 EEPROM 一样，可以实现系统内的电可擦 除可编程，从而满足了系统对于存储器件功能完整性的要求。通常，当对一部分存储阵列进行写操作时而对其他部分产生的数据干扰是闪存 技术最关注的一个问题。由于存储单元像编程和擦除时，由于追求减 小存储单元的面积达到降低成本的目的，在设计时省略了一些选择栅，而这些共用 选择栅的单元当周围的单元被编程时就会产生干扰现象，一个好的实际可以避免这 一问题,图 1-2 给出了本论文中所使用的三栅分栅闪存编程干扰的实例图 1-2 三栅分栅闪

21、闪存编程干扰示意图闪存存储器在编程前也要进行全片擦除。但为了使擦除后每个单元的开启电压 比较一致，在全片擦除前所有的单元都要进行预编程，否则已经擦除的单元容易出 现过度擦除（over-erase）现象。如图 1- 所示，通常情况下器件编程后由于有 电子进入浮栅，器件的开启电压（threshold voltage）会升高；器件擦除后，开启电压则因为电子流出浮栅而降低。所谓“过度擦除”就是指器件的开启电压变得 过低甚至变负的现象。这就意味着该器件被耗尽（depleted），该单元晶体管将一 0.13um-shrink工艺的嵌入式闪存的耐久性特性研究直导通。这一异常会妨碍单元阵列的整体功能，造成对存

22、储单元不能进行选择或者 解除选择。为了防止这种错误的发生，除了预编程之外，操作系统还会采用一种特 殊的算法来恢复被过度擦除的单元，但是这会增加存储控制的复杂性，并且耗费更 多的擦除时间。图过度擦除效应导致器件开启电压变负的示意图闪存存储器在完成擦除/编程操作后通常都会进行有效性验证，即在完成擦除/编程操作后将所有单元按字节读出，判断是否所有的单元都达到预期的开启电压； 如果没有达到，就会延长擦除/编程的时间，直到所有的单元都满足要求为止。这种“过擦除”情况在具有叠栅存储器件与选择栅器件所组合的分栅闪存中得 到很好的控制，由于选择栅器件对器件沟道的控制作用，即使叠栅存储器件处于“过擦除”状态，因

23、为选择栅器件沟道的关闭从而避免的该存储单元对整个阵列的影响， 同时简化外围的验证电路的设计。2、闪存存储器的常见架构闪存存储器的存储单元有很多种类型，而这些存储单元的架构主要分为或非型（NOR）和与非型（NAND）两种。当每次读取只针对单个存储单元进行操作时，往往采用 NOR 型架构。如图 1-4 所示，以数据读取操作为例进行说明。在进行数据读取时，属于同一个字节（byte，1 个字节相当于 8 个 bit）或者字（word，1 个字 等于 2 个字节）的存储单元共享同一条字线（WL，Word Line），8 条（或者 16 条）位线（BL，Bit Line）以及同样数目的感测放大器（sens

24、or amplifier）被同时激活。当被读取的存储单元的地址被传送进来时，行解码器（row decoder）会在把被选中 第一章 绪论的字线电位拉高的同时保持其他字线接地。由于被读取的存储单元的位线与感测放大器相连，如果该单元已被编程（对应于高开启电压），那么没有电流流过位线，该单元被标记为“0”；如果该单元已被擦除（对应于低开启电压），那么感测放大器就会探测到读取电流，从而把该单元标记为“1”。最终的读取值通过输出缓冲器（buffer）被传送给数据总线（bus），整个读取操作完成。大多数的 NOR 型存储单元采用沟道热电子注入编程和 F-N 电子隧穿擦除，其优点是编程速度很快，缺点是利用开

25、启电压来控制被擦除的单元，因此需要额外的 成本来控制过度擦除现象的发生。图 1-4 NOR 型闪存器件的基本架构图 1-5 NAND 型闪存器件的基本架构 0.13um-shrink工艺的嵌入式闪存的耐久性特性研究除了上述的 NOR 型并行架构之外，闪存存储器还可以形成 NAND 型串行架 构。如图 1-5 所示，在位线与源端之间有 m 个存储单元串联在一起。由于位线上接触（contact）的数目从 NOR 型中的每个存储单元 1 个减少为每 m 个单元 1 个，这种架构可以有效的减小存储矩阵（memory matrix）的面积，大大地提高存储密度，降低生产成本。同样以数据读取操作为例进行说明

26、。当某个存储单元被选中进行读取操作时，它的控制栅（CG，Control Gate）会被保持在 0V，而与它串联的其余单元（不论其实际开启电压的高低）的控制栅则统一被拉升到高电平，仅充当传输门（transfer gate）的作用。这样，当且仅当被选中的存储晶体管的开启电压为负时（此时该存储晶体管成为耗尽型晶体管），才有电流通过这一串联序列的位线流向感测放大器。NAND 型闪存通常以页（page）为单位，经过页面寄存器向 I/O 端口传输数据（串联架构会使读出放大器的信号过于微弱，因此必须利用寄存器进行稳定输入）。由于在 NAND 型架构中读取电流需要通过一整个序列的存储单元和选择晶体管，NAND

27、 型闪存的读取速度通常无法满足随机读取（random access）的要求。此外，NAND 型存储单元的数据擦除和编程都通过 F-N 电子隧穿完成，因此与 NOR 型存储单元相比（沟道热电子注入编程），NAND 型存储单元的编程速度也较慢。以上两个因素决定了 NAND 型闪存存储器多用于数码相机存储卡、mp3播放器等对于存储密度要求较高的电子产品中。综上所述，NOR 与 NAND 这两种闪存技术各有所长，且优势互补。而在实际应用中，这两种闪存技术也正在呈现一种融合的趋势：Spansion 公司的 ORNAND 技术和三星公司的 OneNAND 技术是目前这一领域内具有代表性的技术方案。前者采用

28、的是 NOR 并行存储单元架构，同时带有 NAND 的接口；与通常利用浮栅存储电荷的 NAND 型闪存不同，它是在 单元晶体管源区和漏区形成的氮化膜中保存电荷，从而实现了 2 bit/单元的多值化存储。后者则是采用 NAND 逻辑结构的存储内核和 NOR 的控制接口，并直接在系统内整合一定数量的 SRAM 作为高速缓冲区，这样它就可以在性能指标上接近NOR 型闪存，而在存储容量指标上接近 NAND 型闪存。3、现存 NOR 闪存结构及工作原理I. T 型闪存存储器件T 型闪存存储器件来源于传统的 T 型 EPROM 技术，是由于单个存储单元的有源区结构布局类似 T 字母形状而得名。如图 1-6

29、(a)和(b)给出 T 型闪存存储阵列中四单元的布局图和单个字节的截面图。 第一章 绪论图 1-6 T 型闪存存储阵列布局图和截面图。(a)单个闪存存储阵列中四单元布局图；(b)单个存储单元的截面图T 型闪存单元一般采用热电子编程(图 1-7)，通过在漏极加 5-7 伏的电压，控制栅上加 10-12 伏，其他各端点接 0 伏，这样在漏结附近产生一个能产生足够多热电子的高横向沟道电场。同时，由于漏极端垂直电场的存在，一部分能量高于的热电子(3.2eV)就会 Si-SiO2 势垒进入浮栅，从而导致器件达到高阈值区域(5V)。图 1-7 T 型存储器件编程操作示意图器件擦除采用电子从浮栅 F-N 隧

30、穿至源端或沟道区域。在电学擦除时，浮栅与n+源端(沟道区域)之间的隧穿氧化物中的电场一般需要达到 10MV/cm。典型的擦除脉冲周期一般为 10ms。目前，普遍采用的擦除方式有三种:零栅压高源压擦除(图1-8a)、负栅压高源压擦除(图 1-8b)和沟道擦除（图 1-8c）。 0.13um-shrink工艺的嵌入式闪存的耐久性特性研究图 1-8 T 型闪存器件擦除操作示意图II. 源极耦合分栅（SCSG）闪存存储器件源极耦合分栅(SCSG)闪存存储器是利用单层多晶硅同时实现控制栅和源端选择栅的作用，见图 1-9。类似于 T 型闪存器件，SCSG 器件采用漏极热电子注入方式编程，而擦除操作类似于零

31、栅压高源电压的源结擦除方式。图 1-9 源极耦合分栅（SCSG）闪存器件布局和剖面图III. 场增强隧穿注入闪存存储器件 场增强隧穿注入闪存存储器件是单器件分栅闪存结构，这一结构采用多晶到多晶的 F-N 隧穿实现擦除操作，源端热电子注入实现编程操作。多晶到多晶的隧穿来 第一章 绪论源于特殊浮栅结构带来的场增强隧穿注入，而源端注入可以实现10-3 数量级的注入效率，因而允许芯片内单电压源实现的小规模的电荷泵的使用。同时，在同样工艺技术下，该分栅闪存的存储单元尺寸与传统的叠栅闪存尺寸相当。图 1-10 和图1-11 分别给出该器件俯视图和截面图。图 1-10 场增强隧穿注入闪存器件布局图 1-11

32、 场增强隧穿注入闪存器件沿字线和位线方向的剖面图存储单元的擦除操作由浮栅边缘的形状来实现栅极增强 F-N 隧穿，如图 1-12。擦除操作时，漏源端接地而字线被偏置于一高电位，由于在隧穿注入点区域高电场 强度的存在，因此可以在适中的电压下实现器件的擦除操作。器件编程操作采用源端热电子注入。在编程时，控制栅起选择作用的沟道被偏 置于线性状态，而浮栅在高源端电压的耦合下处于饱和状态。电子在选择栅沟道和 间隙区被加速成为热电子，在浮栅区域，受垂直电场的影响改变电子的方向，一部 分能量大于 3.2eV 的热电子注入浮栅，从而实现了器件的编程。源端注入编程由于 注入效率高，因此器件编程周期较短（20 s）

33、；同时，由于编程电流需求小1 A，页编程成为可能。 0.13um-shrink工艺的嵌入式闪存的耐久性特性研究图 1-12 与浮栅结构相关的增强 F-N 隧穿能带示意图1.2 三栅分栅闪存器件简介三栅分栅闪存器件是一种类似于场增强隧穿注入的、更为复杂特殊的分栅闪存器件，在本节中先对分栅闪存器件的器件结构、操作原理和相关可靠性问题进行一个简要介绍。1.2.1 芯片的结构介绍本文研究的闪存器件属于 NOR 型三栅分栅并行架构，它利用源端热电子注入（SSI，source side hot electron injection）进行编程，利用 F-N 电子隧穿进行擦除。器件的结构示意图以及沿沟道方向的

34、截面图如图 1-13（a）、（b）所示。整个存储单元主要分为字线（WL，Wordline）和浮栅两大部份，字线下方的栅氧层以及它与浮栅之间的隧穿氧化层都由高温沉积二氧化硅薄膜构成。浮栅与控制栅（CG，Control Gate）以及源线（SL，Source Line）下的重掺杂区域（n+）有相当部分的重叠，目的是利用电容耦合效应产生浮栅耦合电位。与传统的叠栅（stacked gate）闪存器件相比，三栅分栅闪存器件可以过字线与浮栅来实现对两段沟道的独立控制，因此能够有效地避免过度擦除效应。同时，相比于传统的沟道热电子注入编程, 源端热电子注入编程所需要的电压更低，效率也更高（详见 1.2.2）。

35、 第一章 绪论图 1-13(a) 三栅分栅闪存器件基本结构 (b)三栅分栅闪存器件 SEM 截面图,出自Grace 0.13um 分栅闪存器件。当三栅分栅闪存器件进行读取操作时，字线上所加电压使得字线下方的沟道反型开启，位线与源线之间沟道电流的大小主要取决于浮栅下方沟道的状态。如果器件经过了擦除操作，由于擦除时字线与浮栅之间高强电场引发的 F-N 电子隧穿效应，电子将被拉出浮栅，从而导致浮栅电位升高，浮栅下方的沟道因此反型开启，读取到的沟道电流较大。同理，如果器件经过了编程操作，由于编程后浮栅电位降低，浮栅下方的沟道关闭，读取到的就是小的沟道电流。通常情况下，这两种状态对应的沟道电流大小相差在

36、 2 个数量级以上。对三栅分栅闪存器件进行状态判断正是根据器件读取时沟道电流的大小。如图1-4，三栅分栅闪存器件的存储矩阵按照行（row）、列（column）进行排列，每若干列存储单元共享一个输入/输出端口（I/O，Input/Output）。通常，每一个输入/输出端口所属的存储矩阵中会有一列被当作参考列，它与每一行的交叉所代表的存储单元便被称为参考单元。每一行所属的参考单元在器件擦除后读取电流的平均值便是对这一行上所有存储单元进行状态判断时的参考值。通常取这一读取电流值的30%为判断标准（也被称为 user mode），读取电流大于它的存储单元会被认为是“1”，而读取电流小于它的存储单元则被

37、认为是“0”。表 1-1 给出了三栅分栅闪存器件 进行擦除、编程以及读取操作时对应的工作条件。表 1-1三栅分栅闪存器件工作条件操作字线电位位线电位源线电位控制栅电位操作时间编程1.4V0.2V5V10V10us擦除10.5V0V0V0V10ms读取25V1V0V2V 0.13um-shrink工艺的嵌入式闪存的耐久性特性研究1.2.2 芯片的原理介绍对于浮栅闪存器件来说，浮栅中电荷的写入和擦除存在着几种不同的方式，但无论哪种方式都存在着由于载流子通过隧穿氧化物所带来的一系列问题。当前主要的编程机理有如下几种：薄氧化物 F-N 隧穿（10nm），增强型的 F-N 隧穿在多晶氧化物上，沟道热电子

38、注入（CHE），源端沟道热电子注入（SSI）和衬底热电子注入（SHEI）。前两种编程机理是建立在氧化层量子隧穿机理上，而后三种是建立在注入载流子被大横向电场（CHE 和 SSI）或者硅衬底的纵向电场（SHEI）加速，从而能够越过 Si-SiO2 势垒的基础上。编程方式、器件结构以及排列结构的选择由特定的应用需求所决定。擦除机理是上面所提及的 F-N 隧穿和多晶氧化物 F-N隧穿。对于本论文所使用的三栅分栅闪存，其采用 SSI 进行编程，Poly/SiO2 F-N隧穿进行擦除，下面着重对这两种机理作简要的介绍。1、F-N 电子隧穿F-N 电子隧穿本质上是一种场辅助电子隧穿机制。如图 1-14 给

39、出了在栅极加负偏压时多晶硅氧化物硅衬底的能带图。起初，用硅导带电子表征的势垒呈现梯形。由于电子直接注入到衬底，因此我们通常定义通过梯形势垒的隧穿电流为直接隧穿电流。随着栅压的增加，势垒形状由梯形变为三角形。两个物理学家对电子通过真空三角势垒现象的理论进行了详细的理论研究，因此后来电子通过三角势垒隧穿进入介质层导带的现象被称谓 F-N 隧穿。采用 WKB 对隧穿几率近似和求解自由电子气在多晶硅中薛定谔方程，可以利用这一简化模型求出 F-N 隧穿电流：q3Einj28p (2 m* )1/ 2 F3/ 2J =exp -b(1.1)8p hFb3hqEinj公式中所包含物理参数的定义参考表 1-2

40、。表 1-2 F-N 电子隧穿电流密度公式相关物理参数定义h普朗克常量，h = 6.626 10-34 Jsb隧穿界面势垒，对于Si/SiO2 界面，大小为3.2eVq单电子电荷， q = 1.60210-19 Cm自由电子质量，m = 9.10910-31kgm*二氧化硅带隙电子有效质量12， m*=0.42m从方程（1）可以看到，F-N 隧穿电流大小主要取决于两个参数：注入界面的电场强度（Einj）和势垒高度（b）。由于相对电子来说 Si/SiO2 界面势垒高度大约为3.2eV，而对于空穴来说其势垒的高度为 4.8eV，因此 F-N 电流主要由电子电流所主导。 第一章 绪论图 1-14 F

41、-N 电子隧穿能带示意图对于体氧化物 F-N 隧穿来说，隧穿电流密度由注入界面的电场强度所控制，与体氧化物特性无关。电子隧穿通过势垒时，其在电场的加速下能达到一个相当高的飘移速度,107 厘米/秒。在计算 Si/SiO2 界面注入电场时，必须考虑到平带电压的大小：E =Vapp -Vfb(1.2)injtOX这里 Vapp 为氧化物上所承受的压降，Vfb 为平带电压，tOX 为氧化物厚度。然而由于多种原因的影响，实际测量的 F-N 隧穿电流往往要远大于理论计算。数十年来， 人们不断地研究如何添加修正因子来提高公式计算的精确度。时至今日，这方面的研究仍然活跃。 这其中一个重要的因素就是实际器件往

42、往采用Poly/SiO2 界面 F-N 电子隧穿进行器件操作（三栅分栅闪存也是如此）。Anderson与 Kerr 首先利用扫描电子显微镜（SEM，Scanning Electron Microscopy）技术观 察到在多晶硅热生长 SiO2 薄膜后 Poly/SiO2 界面上存在很多粗糙突起，这些突起 会引起局部电场的大幅增加，最终使得隧穿电流测量值远大于理论计算的结果；Lee与 Martin 通过解二维泊松方程（Posson equation）计算了 Poly/SiO2 界面粗糙突起对于 F-N 隧穿的增强作用（增强因子约为 4-9，大小由突起的形状决定） ；Heimann等人则将增强作用

43、平均到整个隧穿面积上， 得到的增强因子约为 3；Groeseneken、Bisschop在 Eills，Huff等人的研究基础上各自提出了 0.13um-shrink工艺的嵌入式闪存的耐久性特性研究量化的物理模型来计算 Poly/SiO2 界面上的 F-N 隧穿电流以及隧穿电流引起的氧化层电荷束缚效应，他们的模型都建立在对经典 F-N 隧穿理论、一阶动力学近似下的电荷束缚模型以及 F-N 隧穿电流的不均匀分布计算这三者的综合和改进之上。2、源端热电子注入当 MOSFET 的源、漏两端电压变高时，沟道区靠近漏端附近的最大电场随之增强。少数载流子在电场的作用下从源向漏移动，并在漏端高电场区获得了足

44、够的动能。由于这些高能载流子不再保持其在晶格中的热平衡状态，并且具有高于热能的能量，因此称它们为“热载流子”。热载流子的产生引发漏端的碰撞电离，产生了电子空穴对。通常，多数载流子被衬底收集，形成所谓的“衬底电流”；而少数载流子则流入漏端。作为热载流子现象的二级效应，一些少数载流子所获得的动能高到能够克服 Si/SiO2 的界面势垒而进入栅氧层。如图 1-15 所示，如果此时栅氧层内的电场对于热载流子的注入有辅助作用（即栅极电位高于注入处的沟道电位），这些注入的热载流子将被栅极收集，从而形成所谓的“热载流子注入栅极电流”。当今的非易失性半导体存储器普遍采用 n 型沟道器件进行架构（因为电子的迁移

45、率高于空穴），因此，通常也把这一效应称为“热电子注入效应”。图 1-15 n 沟器件沟道热电子注入（CHEI）能带示意图。利用热电子注入效应进行器件编程存在两大缺点：一是注入效率低，二是功耗 高。这是因为同时获得水平方向的强电场（即低栅极电位、高漏端电位，由此可以 产生更多的热电子）和垂直方向的强电场（即高栅极电位、低漏端电位，由此可以 更好的辅助热电子向栅氧层内注入）是互相矛盾的。因此，在实际操作中不得不将 第一章 绪论栅极和漏端都保持在高的电位。源端热电子注入技术的出现克服了这一困难。如图 1-16 所示，这种热电子注入技术是将源端和漏端之间的沟道分为两个部分，通过各自对应的栅极进行独立控

46、制。其中，靠近源端的栅极（选择栅）电位被设置成可以产生最多的热载流子（即低电位），而靠近漏端的栅极（浮栅）电位则被设置成可以更好的辅助热电子注入（即高电位）。这种分栅的结构中，由于浮栅下的反型层可以看作是漏端的延展，因此真正有效的沟道长度就是靠近源端的那段沟道。这样，水平电场的峰值就出现 在两段沟道的交界处，而不是通常 n 型器件的漏端；而产生的热电子大部分将在高 电位浮栅产生的氧化层电场的辅助下越过界面势垒，被浮栅收集。正是由于相比于 传统热电子注入，这种注入机制中热电子是从靠近源端的这一侧发生跃迁的，所以 把它叫做“源端热电子注入”。图 1-17 给出了编程情况下（参照表 1-1），分栅

47、闪存器件沿沟道方向的电场分布。可以看到水平电场和垂直电场的峰值都出现在选 择栅（字线）与浮栅之间的空隙处，因此这一区域也就成为沟道热电子发生跃迁注 入的主要区域。水平电场的另外一个峰值出现在浮栅右方、源线附近，这是代表器 件编程时源线（相当于普通 MOS 晶体管的漏端）处的高场区。图 1-16 三栅分栅闪存器件源端热电子注入编程时各端偏压示意图，这种偏压组合有利于热电子的产生和收集。 0.13um-shrink工艺的嵌入式闪存的耐久性特性研究垂直电场峰值电场强度的分布水平电场峰值水平电场峰值(源线处)(两栅空隙处)选择栅(字线)间隙浮栅沟道方向上的位置图 1-17 TCAD 模拟源端热电子注入编程时器件沟道方向上的电场分布示意图。3、可靠性问题 在进行三栅分栅闪存器件编程和擦除操作时，由于电子通过或者越过 Si/SiO2势垒造成的氧化物结构的破坏，硅氧化物特性将会逐渐恶化。当破坏的程度积累到 一定阶段时，硅氧化物就会突然失去其绝缘特性，氧化物击穿现象就发生了。在三栅分栅闪存中，主要存在两种由于器件工作方式所引起的可靠性问题：