集成电路复习

1、一 填空题：（一网上）1.在集成电路设计中，常用的电路仿真软件有_SPICE_ 、_SPECTRE_ 2.在模拟集成电路中MOS晶体管是四端器件即：_源极_、_栅极_、_漏极_、_衬底_.3.MSO管的主要几何参数：沟道长度、_沟道宽度_、_栅氧化成厚度_。4.饱和区MOS管的直流导通电阻表达式是：_1， 描述集成电路工艺技术水平的五个技术指标为： 集成度、特征尺寸芯片面积、晶片直径以及封装。2 在衬底（或其外延）上制作晶体管的区域称为 有源区 区；一种很厚的氧化层，位于芯片上不做晶体管、电极接触的区域，称为 场 区。3摩尔定律是：_集成电路的集成度，即芯片上晶体管的数目，每隔18个月增加一倍

2、或每3年翻两番。4IC设计单位不拥有生产线，称为 无生产线 ，IC制造单位致力于工艺实现，没有IC设计实体，称为 代工 。6根据 阈值电压 不同，常把MOS器件分成增强型和耗尽型两种。7IC工艺中的“制版”就是要产生一套分层的版图掩模，为将来进行 图形转换 ，即将设计的版图转移到晶圆上去做准备。8薄层电阻又称方块电阻，其定义为正方形的半导体薄层，在电流方向所呈现的电阻，常用欧姆每方表示。其值直接反映的是 扩散薄层的杂质总量的多少 。9半导体集成电路薄膜制备的主要工艺有：外延、氧化、 蒸发 、 淀积 。10在单位电场强度作用下，载流子的平均漂移速度称为载流子的迁移率cm2/VS，它反映了载流子在

3、半导体内作定向运动的难易程度，其值的大小直接影响 器件的工作速度。11.CMOS 逻辑电路中NMOS 管是（增强）型，PMOS 管是（增强）型；NMOS 管的体端接（地），PMOS 管的体端接（VDD ）。12.CMOS 逻辑电路的功耗由3 部分组成，分别是（动态功耗（开关过程中的短路功耗）和（静态功耗）；增大器件的阈值电压有利于减小（短路功耗和静态）功耗。13.饱和负载NMOS 反相器的3 个主要缺点是：（输出高电平有阈值损失）,( 输出低电平不是0，与比例因子Kr 相关),( 输出低电平时有静态功耗) 。14.三态输出电路的3 种输出状态是：（高电平），（低电平）和（高阻态）。（二、PPT

4、 和书上）第一章：绪论1.1958年美国德州仪器公司的基尔比制作出第一个半导体集成电路。2.1960年Kahng和Atalla用热氧化形成的SiO2制作出第一个金属-氧化物-半导体场效应晶体管（Metal Oxide Semiconductor Field Effect Transistor,MOSFET).3. 摩尔在总结集成电路的发展时指出，集成度能够如此迅速的发展主要是三个方面的贡献：A. 特征尺寸不断减小；b.芯片面积不断增大；c.器件和电路设计的改进对提高集成度发挥了重要作用。4. 硅基集成电路按工艺技术划分主要为两类：双极型集成电路和MOS集成电路。双极晶体管中利用空穴和电子两种极

5、性的载流子导电 ，因此又叫做双极性器件。5. 集成电路按工作特性可以分为三类：数字集成电路，模拟集成电路，数-模混合集成电路。6. 集成电路从应用角度可以分为通用集成电路又叫标准集成电路（Standard Integrated Circuit,SIC)和专用集成电路（Application Specific Integrated Circuit,ASIC）.7. 按集成度分为：SSI,MSI,LSI,VLSI.8. 适用于纳米器件的下一代光刻技术有四种可能的选择：甚远紫外光源，电子束光刻，X射线，和离子束光刻。，现在已广泛使用电子束光刻来实现100nm以下的线条。9. SOC（System o

6、n chip）:片上系统或系统芯片。10.微电子：相对于“弱电”、“强电”等概念而言，指它处理的电子信号极其微小。（电子和空穴）现代信息技术的基础。11.微电子技术：基于半导体材料采用微米级加工工艺制造微小型化电子元器件和微型化电路的技术。主要包括芯片制造技术、计算机辅助设计与计算机辅助测试技术、掩膜制造技术、材料加工技术、封装技术等。以芯片的设计与制造技术为核心。12.集成电路（Integrated Circuit，IC），是采用半导体工艺、或薄膜、厚膜工艺（或这些工艺的组合），把电路的有源器件、无源器件及互连布线以相互不可分离的状态制作在半导体或绝缘材料的基片上，最后封装在一个管壳内，构成

7、一个完整的、具有特定功能的电路、组件、子系统或系统。半导体工艺：包括外延、氧化、光刻、扩散等薄膜工艺：真空蒸发、溅射、化学气相沉积、CVD等厚膜工艺：喷涂、电镀、丝网漏印12. 晶圆（WAFER）：多指单晶圆片，有普通硅沙拉制提炼而成，是最常用的半导体材料。13. 特征尺寸(Feature Size) /（Critical Dimension）特征尺寸定义为器件中最小线条宽度(对MOS器件而言，通常指器件栅电极所决定的沟道几何长度)，也可定义为最小线条宽度与线条间距之和的一半。减小特征尺寸是提高集成度、改进器件性能的关键。特征尺寸的减小主要取决于光刻技术的改进。14.亚微米技术：集成电路通常把

8、0.8 0.35m称为亚微米，0.25m及其以下称为深亚微米。15. SOC（系统级的芯片）:可定义为具备完整系统构架与功能的晶片，其架构包含可执行控制/运算或信号处理功能的处理器、记忆体、周边电路及系统IP特定逻辑电路。16. MPW（multi project wafer,多项目晶圆）:是将多种具有相同工艺的集成电路设计项目放在同一晶圆片上流片，而费用由所有参加MPW的项目按照芯片面积分摊。17.CE等比例缩小定律：出发点：如果在缩小尺寸的过程中能够保证器件内部的电场强度不变，则器件性能就不会退化。要求：所有几何尺寸，包括横向和纵向尺寸，都缩小k倍；衬底掺杂浓度增大k倍；电源电压下降k倍。

9、18. CV等比例缩小定律：要求：所有几何尺寸都缩小k倍；电保持不变；衬底掺杂浓度增大k2 倍影响：集成度增大k2 倍电路的速度提高k2 倍，功耗k倍增大，功耗密度k3 倍增。19.QCE等比例缩小定律：要求：器件尺寸k倍缩小，电源电压/k倍（1面积要小b.提高反向击穿电压，降低漏电流-保护环、覆盖电极（终端技术）9. SBD（Schottky Barrier Diode）:某些金属和半导体接触形成具有整流特性的单边突变结。工作原理：利用金属和半导体接触时由于两者的功函数不同，而会产生一个静电势垒差，这个势垒差决定了SBD的电压电流关系类似于PN结的整流特性与PN结差别如下：反向饱和电流大，正

10、向导通压降小多子导电器件，没有储存效应，响应速度快正向温度系数不同材料： Pt铂、Mo钼、W钨、AL铝等 PtSiTi/WAL多层金属薄膜系统接触势垒越小，电流越大，导通电压越小10.肖特基钳位晶体管（SCT）Schottky Catching TransistorSCT制作工艺完全兼容TTL工作特点：正向工作区或截止区，反向工作区或饱和区缩小存储时间，降低VCES问题：饱和压降较高，反向漏电流大11. 集成电阻器分类：低阻类电阻，高阻类电阻，高精度电阻。缺点：误差大20%，温度系数大，面积大。12：硼扩电阻器的寄生效应：欧姆接触，寄生PNP晶体管，寄生电容。13.硼扩散电阻的设计原则：工艺修

11、正因子C=1.21.25,横向扩散：Weff=W+mXjc以最小宽度的一倍作为电阻宽度，L的确定，接触孔的面积、电阻条间距14.MOS集成电路中常用电阻：多晶硅电阻，阱电阻，用MOS管形成电阻15.集成电容器通常电容值很小，占面积大：PN结电容:寄生效应.平板电容:MOS电容器,金属-氧化物-金属.16.互联（内连线）：连线电阻和寄生电容.主要结构:a.铝连线,b.扩散区连线,c.多晶硅连线,d.铜连线,e.交叉连线17.电路中允许的输入电平变化范围称为电路的直流噪声容限。提高NMOS管和PMOS管参数的对称性，将有利于CMOS电路的噪声容限。18.上升时间和下降时间的定义：一般约定输出由逻辑

12、摆幅的10%上升到逻辑摆幅的90%所用的时间为输出上升时间，相反则为下降时间。19.当MOS器件的衬底和源之间存在偏置时（通常反偏），就会使沟道和衬底之间的耗尽层增宽，使耗尽层中包含更多的电荷。晶体管的阈值电压也将增加对电路的影响：高电平下降电路工作速度下降采用高电阻率衬底，以减低衬底偏置效应的影响第4章 基本单元电路（看ppt）1.逻辑电路设计：最基本单元：门电路（与非门、或非门）按电路的工作特点分类饱和型逻辑集成电路电阻耦合RTL二极管耦合DTL、HTL晶体管耦合TTL合并晶体管 I2L抗饱和型逻辑集成电路肖特基二极管钳位TTL（STTL）发射极功能逻辑（EFL）非饱和型逻辑集成电路电流型

13、逻辑（CML）即发射极耦合逻辑（ECL）互补晶体管逻辑（CTL）非阈值逻辑（NTL）多元逻辑（DYL）2.RTL电路第一种商品化的数字集成电路，缺点：速度慢，抗干扰能力差，功效不高。3.TTL电路TTL电路是晶体管-晶体管逻辑电路的英文缩写（Transister-Transister-Logic）：双极型n-p-n的横向扩散的集成npn晶体管。特点：l输入级采用多发射极晶体管，降低了电路的平均传输延迟时间l输出级采用图腾柱结构，降低了电路的功耗l反向钳位二极管，避免负向过冲信号，起到输入保护作用l此电路的优值：tpdPD=100pJ4. 数字逻辑电路设计：速度，功耗，面积（集成度）。5.简化逻

14、辑门：分为三类：输入门、内部门和输出门。输入门：输入阻抗高、抗干扰能力强输出门：负载能力强内部门：数量大、功耗小、电路简单6.OC门缺点：速度慢，负载能力差。7.三态逻辑门TSL：third state logic gate，输出状态：高电平、低电平和禁止态（高阻态）。8.ECL电路，发射极耦合逻辑（Emitter Coupled Logic）电路（非饱和型电路），非饱和电路设计，优点：速度快，逻辑多，缺点：功耗大，抗干扰能力差。速度高（延迟时间：0.7ns），但功耗偏大（50mW）逻辑电平摆幅小：0.5V其内部的晶体管工作在非线性区或截止区，从根本上消除了限制速度提高 的少数载流子的“存储时

15、间”设计复杂，主要分为三部分：差分输入(电流开关)、输出驱动、偏置电压 源9.ECL电路输出级中的射极跟随器：主要功能减小输出电阻，提高速度和负载能力；避免下一级T1 管进入饱和区，放大输出电流。解决前后级互相耦合问题并增加负载能力。单独电源供电，增加稳定性。10.ECL电路：输出互补信号。避免了设计中为了产生互补信号，需要添加反相器。特别在高速时钟信号处理中，避免了反相器带来的延迟，能得到很好的同步互补时钟信号，这在数字电路设计中非常重要增强了抗噪能力对称性逻辑摆幅小速度快 IE的电流比较大，功耗较大、但信号稳定性好晶体管彻底脱离饱和区，速度快 ECL家族：ECL 10K、100K系列和ME

16、CL I，II，III11.MOS反相器输入（驱动管）必须是增强型MOS，早期用PMOS（易于实现增强型）。12.理想的反相器：电压增益无穷大，噪声容限等于逻辑幅值的一半，反相器的阈值电压等于逻辑幅值的中间点，输入电阻无穷大，输出电阻等于零。13.逻辑器件的功耗：功耗对设计的影响封装、冷却设备、电源线尺寸的设计单个芯片中可容纳的晶体管数目影响芯片的可用性、造价、稳定性功耗分类峰值功耗电源线尺寸平均功耗冷却设备、电池容量功耗参数（静态功耗、动态功耗）功耗与速度的关系能量在晶体管中转移的越快、速度越快、延迟越小功耗延迟积来表达电路的特征14.饱和区工作的增强型负载反相器缺点：输出高电平低于VDD，

17、要求k1K2，功耗大，受体效应的影响。15.CMOS反相器的优点：1）传输特性理想，过渡区比较陡2）逻辑摆幅大：VOH=VDD, VOL=03）一般VM位于电源Vdd的中点，即VM=VDD/2，因此噪声容限很大。4）只要在状态转换为be段时两管才同时导通，才有电流通过，因此功耗很小。静态功耗低。5）CMOS反相器是利用p、n管交替通、断来获取输出高、低电压的，而不象单管那样为保证VoL足够低而确定p、n管的尺寸，因此CMOS反相器是无比(Ratio-Less)电路。6）输入阻抗高（1081010欧姆）。7）工作电源电压范围宽8）散出能力强（但随着所带门数的增多，工作速度下降）9）热稳定性较好1

18、0）成本低。11）动态功耗第5章 数字集成电路子系统设计1. 多路器：通过控制信号从多个数据源中选择一个输出。逆多路器：依据控制信号把一个数据送到多个输出端中的某一个。2.时序逻辑电路：输出不仅仅与当前的输入变量有关，还与系统原来的状态有关。两部分组成：组合逻辑、存储元件。3.输入缓冲器将外部信息读取到电路，作为电平转换的接口电路，改善输入信号的驱动能力4.输出缓冲器将内部信息输出到系统输出端需要驱动压焊块、封转管壳和印刷电路板上的寄生电容：合适驱动电流，减小延迟时间。电路结构：反相器串联组成，反相器逐级增大尺寸。5.ESD保护电路，静电放电（Electro Static Discharge）

19、6.存储器分类：存放数据和程序的部件MOS工艺主流主要指标：存储量和工作速度 挥发性（Volatile）RAMDRAM（内存）用电容存储信息SRAM：静态存储方式，双稳态电路 不挥发性（Nonvolatile）ROMMask ROMPROMEPROMEEPROMFlash（闪存）集成度高7. 总体结构：8.A-D和D-A转换器的主要参数分辨率：转换器能够分辨最小的量化信号的能力，LSB精度：实际转换器的模拟量（A-D转换器的输入或D-A转换器的输出）与理想转换器的模拟量之间的差值线性度：转化器实际传输特性曲线与它的平均传输特性曲线之间的最大偏差温度灵敏度转换器的工作速度：建立时间9D-A转换器

20、的基本类型电流定标电路（双极型）利用二进制加权电阻网络问题：电阻（在8位分辨率的电路中电阻网络需要从R变化至128R，精度和大小都是工艺难点）采用R-2R梯形网络电压定标电路（MOS）根据电位缺点：元件太多电荷定标电路（MOS）利用加到电容矩阵上的总电荷来定标10. a层次化设计分为三个域：行为域、结构域和几何域。 b.IC层次式设计方法(自顶向下的设计方法例子)系统级、功能级、寄存器传输级、门级、电路级、版图级（物理级）.2 电路图题3 计算题1.计算PMOS器件工作在饱和区时的跨导？2.用R=200/的硼扩散作20K电阻，若电阻硼扩散条的宽度为3微米，该电阻器的长度为多少？画出该电阻器的版

21、图。如果每平方微米的电阻面积所允许的最大功耗为5微瓦，计算此电阻的最大工作电流？4.一个CMOS工艺（VDD=5V）具有下列参数： Kn=140uA/V2 VTn=0.7V Kp=60uA/V2 VTp=-0.7V获得最佳抗噪能力，PMOS、NMOS的大小在满足上面PMOS、NMOS的大小条件下：1）如果VTn=1V,VTp=-0.7V，噪声容限是多少？2） 如果VTn=0.7V,VTp=-1V，噪声容限是多少？作业：推导VTn=-VTp时，噪声容限与KR的关系？小课题：采用0.5微米CMOS工艺实现的一个CMOS反相器VDD=5V，基于MOS一级模型应用Matlab绘制VM与PMOS对NMO

22、S宽长比的关系。再应用Hspice或Spectre仿真修正VM=2.5V时MOS管的参数设计。5.有一个用相同NFET的NAND3门，管子的宽长比为4：1。Kn =120uA/V，阈值电压0.55伏；而PFET的阈值电压-0.90V，宽长比为10：1。电路的电源电压为5V。l 求输入同时切换情况下中点电压为V=2.4V的这个门所需要PFET的kp。l 最坏和最好上升延迟时间比6.N沟E/RMOS反相器，已知VDD=5V，MOS管VT=1V，电子迁移率：5002/VS。MOS栅氧化层厚度Tox=800埃，0SiO2=3.3X10-13F/，要得到输出低电平VOL=0.25V，NMOS管的沟道宽长比为0.5。计算R的电阻值410k。7.N沟E/D