直接数字频率合成器的 EDA技术综合应用实例及分析 谭会生 ppt 课件

1、第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 第第11章章 直接数字频率合成器的设计与分析直接数字频率合成器的设计与分析 11.1 系统设计要求系统设计要求 11.2 系统设计方案系统设计方案 11.3 主要主要VHDL源程序源程序 11.4 系统仿真系统仿真/硬件验证硬件验证 11.5 设计技巧分析设计技巧分析 11.6 系统扩展思路系统扩展思路 第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 11.1 系统设计要求系统设计要求 1971年，美国学者J.Tierncy、C.M.Reader和B.Gold提出了以全数字技术从相位

2、概念出发直接合成所需波形的一种新的频率合成原理。随着技术和水平的提高，一种新的频率合成技术直接数字频率合成(DDS，Direct Digtal Synthesis)技术得到了飞速发展。 第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 DDS技术是一种把一系列数字形式的信号通过DAC转换成模拟形式的信号合成技术，目前使用最广泛的一种DDS方式是利用高速存储器作查找表，然后通过高速DAC输出已经用数字形式存入的正弦波。第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 DDS技术具有频率切换时间短(20 ns)，频率分辨率高(0.01 H

3、z)，频率稳定度高，输出信号的频率和相位可以快速程控切换，输出相位可连续，可编程以及灵活性大等优点，它以有别于其他频率合成方法的优越性能和特点成为现代频率合成技术中的姣姣者。DDS广泛用于接受机本振、信号发生器、仪器、通信系统、雷达系统等，尤其适合跳频无线通信系统。 第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 11.2 系统设计方案系统设计方案 11.2.1 DDS的工作原理 图11.1是DDS的基本原理图，频率控制字M和相位控制字分别控制DDS输出正(余)弦波的频率和相位。DDS系统的核心是相位累加器，它由一个累加器和一个N位相位寄存器组成。每来一个时钟脉

4、冲，相位寄存器以步长M增加。 第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 图11.1 DDS基本原理图累加器相位寄存器加法器正(余)弦查找表DACLPF相位控制字时钟源MN位fcfout输出频率频率控制字第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 11.2.2 DDS的FPGA实现设计 根据图11.1，并假定相位控制字为0，这时DDS的核心部分相位累加器的FPGA的设计可分为如下几个模块：相位累加器SUM99、相位寄存器REG1、正弦查找表ROM和输出数据寄存器REG2，其内部组成框图如图11.2所示。图中，输入信号有时钟

5、输入CLK，使能端EN，复位端RESET，频率控制字K，输出信号为Q。第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 图11.2 DDS内部组成框图 第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 首先利用MATLAB或C语言编程对正弦函数进行采样；然后对采样数据进行二进制转换，其结果作为查找表地址的数值。 用MATLAB语言编写的正弦函数数据采集程序如下：第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 CLEAR TIC；T=2*PI/1024；t=0:T:2*pi;y=255*sin(t);ro

6、und(y)；用C语言编写的正弦函数数据采样程序如下：#include stdio.h#include math.hMain( ) int I; Float s;第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 For ( i=0;i1024;i+) s=sin(actan(1)*8*i/1024); Printf( %d，%d; n， (int)(s+1)*1023/2); 两个程序运行之后所得结果是一致的。第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 11.3 主要主要VHDL源程序源程序11.3.1 相位累加器SUM99的V

7、HDL源程序-SUM99.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY SUM99 IS PORT(K: IN STD_LOGIC_VECTOR(9 DOWNTO 0);第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 CLK: IN STD_LOGIC; EN: IN STD_LOGIC; RESET: IN STD_LOGIC; OUT1: OUT STD_LOGIC_VECTOR(9 DOWNTO 0);END ENTITY SUM99;A

8、RCHITECTURE ART OF SUM99 IS SIGNAL TEMP: STD_LOGIC_VECTOR(9 DOWNTO 0); BEGIN PROCESS(CLK, EN, RESET) IS BEGIN第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 IF RESET=1THEN TEMP=0000000000; ELSE IF CLKEVENT AND CLK=1THEN IF EN=1 THEN TEMP=TEMP+K; END IF; END IF; END IF; OUT1=TEMP; END PROCESS;END ARCHITECTUR

9、E ART;第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 11.3.2 相位寄存器REG1的VHDL源程序-REG1.VHD (REG2.VHD与REG1.VHD相似)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY REG1 IS PORT(D: IN STD_LOGIC_VECTOR(9 DOWNTO 0); CLK: IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(9 DOWNTO 0);END ENTITY REG1;第第1111章章 直接数字频率合成器的直接数字频率合成器的设计

10、与分析设计与分析 ARCHITECTURE ART OF REG1 IS BEGIN PROCESS(CLK) IS BEGIN IF(CLKEVENT AND CLK=1)THEN QOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPOUTPK, EN=EN, RESET=RESET, CLK=CLK, OUT1=S1); U1:REG1 PORT MAP(D=S1, CL

11、K=CLK, Q=S2); U2:ROM PORT MAP(ADDR=S2, CLK=CLK, OUTP=S3); U3:REG2 PORT MAP(D=S3, CLK=CLK, Q=Q);END ARCHITECTURE ART; 第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 11.4 系统仿真系统仿真/硬件验证硬件验证 11.4.1 系统的有关仿真 系统的有关仿真如图11.311.5所示，请读者自己对仿真结果进行分析。从仿真结果可以看出，对应模块的设计是正确的。第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 图11.3 相位

12、累加器SUM99的仿真结果 第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 图11.4 正弦查找表ROM仿真结果第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 图11.5 整个系统DDS的仿真结果第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 11.4.2 系统的硬件验证 DDS的输入频率控制字K有10位数据，输出数据Q为9位，并且ROM需1024个存储单元，需要占用的系统比较大。但我们所拥有的实验开发系统所配的适配板的资源可能有限，如我们在进行该实验时所用的芯片为ALTERA公司的EP1K30TC

13、144芯片，这时我们直接进行硬件验证会遇到困难。因此我们需要进行变通，想办法进行硬件验证或部分验证。第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 在本设计的硬件验证过程中，针对实验开发系统所提供的输入、输出资源的限制及芯片逻辑资源的限制，我们采取了如下变通办法： (1) 在DDS的前端增加一个信号发生器，该信号发生器实际就是一个数据锁存器，当控制信号LOCK有效时，将事先设定的频率控制字输出送入相位累加器。设定的频率控制字可在程序中随时修改。该信号发生器的VHDL源程序如下:第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 -RE

14、G0.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY REG0 IS PORT(CLK: IN STD_LOGIC; LOCK:IN STD_LOGIC; Q: OUT STD_LOGIC_VECTOR(9 DOWNTO 0);END ENTITY REG0;ARCHITECTURE ART OF REG0 IS第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 BEGIN PROCESS(CLK)BEGIN IF(CLKEVENT AND CLK=

15、1)THEN IF LOCK=1 THEN Q=0000011111; -此时设定的频率控制字为1FH，可根据需要进行修改 END IF; END IF; END PROCESS;END ARCHITECTURE ART;第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 (2) 由于能够使用的FPGA的芯片EP1K30TC144的逻辑资源不够，因此对DDS内部最占用资源的ROM模块进行了修改。原模块是对一个完整的正弦波进行采样，我们可以只采样正弦波的上半周，这样就可以节省一半的硬件资源。如果只对正弦波的上半周进行采样，那么在进行ROM的设计时，就可以将原来的输入数

16、据由9位变成8位，可以将用来表示符号的最高位省去，这样也可以省去很多的硬件资源。第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 11.5 设计技巧分析设计技巧分析 (1) 在正弦查找表ROM的设计中利用MATLAB或C语言编程对正弦函数进行采样，非常方便地得到了正弦函数的采样数据。 (2) 在本设计的硬件验证过程中，针对实验开发系统所提供的输入、输出资源的限制及芯片逻辑资源的限制，采用了如下变通的办法进行硬件验证： 第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析 在输入环节加入了一个数据锁存器，用“软设置”代替按键“硬设置”； 在ROM的验证中，降低了系统的设计规模，减少了系统对逻辑资源的需求。其他类似问题也可参照该方法解决。这在实际的开发设计中，是在硬件验证中最常用也最重要的一种办法。第第1111章章 直接数字频率合成器的直接数字频率合成器的设计与分析设计与分析