使用VHDL进行任意整数分频

1、使用VHDL进行任意整数分频器设计摘要分频器是数字电路中最常用的电路之一，在 FPG/的设计中也是使用效率非 常高的基本设计。基于FPGA实现的分频电路一般有两种方法：一是使用FPGA芯片内部提供的锁相环电路，如ALTERA提供的PLL( Phase Locked Loop)，Xilinx 提供的DLL( Delay Locked Loop);二是使用硬件描述语言，如VHDL Verilog HDL 等。使用锁相环电路有许多优点，如可以实现倍频；相位偏移；占空比可调等。 但FPGAS供的锁相环个数极为有限，不能满足使用要求。因此使用硬件描述语 言实现分频电路经常使用在数字电路设计中， 消耗不多

2、的逻辑单元就可以实现对 时钟的操作，具有成本低、可编程等优点。本文使用实例描述了 FPGA/CPL上使 用VHDL行分频器设计，将奇数分频，和偶数分频结合起来，可以实现50%占空比任意正整数的分频，并在仿真中实现了将50M HZ勺信号分频。总体方案设计：首先定义 8个输入端来选择是 n 分频然后分别写出偶数分频和奇数分频，最后再判断输入的 8位是奇数还是偶数，选 择相应的分频。偶数分频：一般来说有两种方案：一是当计数器计数到 N/2-1 时，将输出电平进行一次翻转，同时给计数器一个复位信号，如此循环下去;二是当计数器输出为0到N/2-1时，时钟输出为0或1,计数器输出为N/2到N-1时，时钟输

3、出为1或0N-1时，复 位计数器，如此循环下去。需要说明的是，第一种方案仅仅能实现占空比为50%的分频器，第二种方案可以有限度的调整占空比，也可以实现非 50%占空比的奇数分 频。奇数分频：实现占空比为50%勺2N+1分配器，则需要对待分频时钟上升沿和下降 沿分别进行N/(2N+1)分频，然后将两个分频所得的时钟信号相或，即可得到占空比 为50%勺2N+份频器。VHD语言如下:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity f

4、p isgeneric (data_width : integer := 8 );port(input : in std_logic_vector(data_width-1 downto 0); clk_in : in std_logic;clk_out : out std_logic);end entity fp;architecture div of fp issignal clk_outQ : std_logic ;signal coutQ : std_logic_vector (data_width - 1 downto 0);signal cout1,cout2 : std_logi

5、c_vector(data_width - 1 downto 0); signal clk1,clk2 : std_logic;signal a : std_logic;begin process(clk_in)beginif clk_inevent and clk_in = 1 thenif coutQ (conv_integer(input) - 1) then coutQ = coutQ + 1;else coutQ 0);end if;end if;end process;process(coutQ)beginif coutQ (conv_integer(input)/2 then c

6、lk_outQ = 0;else clk_outQ = 1;end if;end process;process(clk_in)rising edgebeginif clk_inevent and clk_in=1 thenif cout1 (conv_integer(input)-1) then cout1 = cout1 + 1;else cout1 0);end if;if cout1 (conv_integer(input)-1)/2 then clk1 = 1;else clk1 = 0;end if;end if;end process;process(clk_in)falling

7、 edgebeginif clk_i n eve nt and clk_in=O the nif cout2 (conv_in teger(i nput)-1) the n cout2 = cout2 + 1;else cout2 0);end if;if cout2 (conv_in teger(i nput)-1)/2 the n clk2 = 1;else clk2 = 0;end if;end if;end process;process(clk_outQ,clk1,clk2)begi nif (c onv_in teger(i nput) mod 2)=0)the nclk_out = clk_outQ;elseclk_out 1clk_outA 0i卸二inputTT通待分频信号采用50MHZ周期20ns）的方波。 偶数分频：10分频为例也9 派9 佃呃”,他.卩斑 现卩血 细卩-320.P-380.卩-400.卩17.0 nsrLn ruruLrLrL rL nrLjrLrLnLnLrLnLnrT n 丨 丨 丨 丨 : I 1 丨 丨 丨 | I I I ! L1【奇数分频：5分频为例8jn gViLu at17.0 证J ps40. 0 ns80. 0 证 120. 0 ns 160 0 ns200. 0 证 240.0 ns 2