科研训练报告--通信工程

1、科研训练报告一通信工程课程设计论文课程名称： 科研训练题目：基于Quartus设计实现15位的m序列发生器院系九 机械电子工程系专业班级： 通信工程 1001 姓名：XXX 学号：2021060201XX 指导教师：1 页共 19 页西安建筑科技 大学 XXX 学生姓名：XXX2021 年 7 月 13 日 西安建筑科技大学华清学院课程设计论文第 华清学院课程设计论文任务书专业班级：通信工程XXXX 指导教师签名：一.课程设计论文题目基于 Quartus设计实现15位的m序列发生器二.本次 课程设计论文应到达的目的用Ve珀log语言产生15位的m序列三、本 次课程设计论文任务的主要内容和要求包

2、括原始数据、技术参数、设计要求等 1?掌握Verilog语言，熟悉使用 Quartus软件进行仿真2.理解m序列的 原理以及对应的 硬件电路 3?要求仿真结果正确， 且有复位信号 低有效 对序 列发生器进行复位四、 应收集的资料及主要参考文献：1 王金明，杨吉斌 . ?数字系统设计与 VerilogHDL ?电子工业出版社 2 杨颂 华，冯毛宫 . ?数字电子技术根底? ?西安电子科技大学出版社五、审核批准 意见教研 室主任签字西安建筑科技大学华淸学院课程设计论文第 2页共 19页目录第一章绪 论 31.1 研究此课题的目的 31.2伪随机序列的应用和意义 31. 3 伪随机序列研究现状41.

3、4 研究內容 5第二章设计中根本知识的介绍 ? 52.1AlteraQuartusII 介绍 52.2Ver订og-HDL硬件描述语言概述 52.3m 序 列码发生器 6第三章 H1 序列生成单元的电路设计 83.1 系统组成 83. 2m序列发生器8 第四章设计中用的各模块介绍 94. 1 序列信号发生器原理 94.2序列信号发生器的设计?942 1反响移位型序列信号发生器 94.2.2计数型序列码发生器 104.3移位存放器11第五章115? lQuartusII 的简介115. 2QuartusII 软件的功能 .125. 3QuartusII 软件的启动 .13第六章序列信号发生器的设

4、计仿真实现 146.1 仿真 /、 146.2Verilog-HDL 语言实现 .1 46. 3仿真数据16第七章结论 18参考文南尤 19西安建筑科技大学华清学院课程设计论文第 3页共19页第一章绪论 1. 1 研 究此课题的目的伪随机信号并非随机生成的信号， 而是通过相对复杂的一定算 法得出 的有规律可循的变化信号。 他具有良好的随机性和接近于白噪声的相关函 数，并且有 预先的可确定性和可重复性。 这些特性使得伪随机序列得到了广泛的 应用 o 常用于跳 频通讯和加密通讯。1? 2 伪随机序列的应用和意义 1在通信加密中的应用 01 序列自相关性较好 , 容易产生和复制，而且具有伪随机性，利

5、用 m 序列加密数字信号使加密后的信号 在 携带原始信息的同时具有伪噪声的特点， 以到达在信号传输的过程中隐藏信息 的目的； 在信号接收端，再次利用 m 序列加以解密，恢复岀原始信号。2 在雷达信号设计中的应用近年兴起的扩展频谱雷达所采用的信号是已调 制 的具有类似噪声性质的伪随机序列， 它具有很髙的距离分辨力和速度分辨力。这种雷达的接收机采用相关解调的方式工作， 能够在低信噪比的条件下工作， 同 时具有很强 的抗干扰能力。该型雷达实质上是一种连续波雷达，具有低截获概率 性，是一种体制 新、性能高 . 适应现代高技术战争需要的雷达。采用伪随机序列 作为发射信号的雷达 系统具有许多突出的优点。首

6、先，它是一种连续波雷达，可 以较好地利用发射机的功 率。西安建筑科技大学华清学院课程设计论文第 4 页共 19页其次，它在一 定的 信噪比时，能够到达很好的测量精度，保证测量的单值性，比单脉冲雷达具 有更髙的 距离分辨力和速度分辨力。最后，它具有较强的抗干扰能力，敌方要干 扰这种宽带雷 达信号，将比干扰普通的雷达信号困难得多。3 在通信系统中的应用伪随机序列是一种貌似随机， 实际上是有规律的周 期性 二进制序列，具有类似噪声序列的性质，在 CDMA 中，地址码都是从伪随机 序列中 选取的，在 CDMA 中使用一种最易实现的伪随机序列： m 序列，利用 m 序 列不同相 位来区分不同用户；为了数

7、据平安，在 CDMA 的寻呼信道和正向业务信 道中使用了 数据掩码即数据扰乱技术，其方法是用长度为2的42次方减1的m序列用于对业务信道进行扰码注意不是扩频，它在分组交织器输出的调 制字符上进行，通过 交织器输岀字符与长码 PN 码片的二进制模工相加而完成 O1.3伪随机序列研究现状迄今为止， 人们获得的伪随机序列仍主要是 PC 相控 序列，移位存放器序列m和M序列，Gold序列，GMW序列，级联GMW序列， Kasami序列，Bent序列，No序列。其中 m 序列是最有名和最简单的，也是研究的最透彻的序列。 ni 序列还是研 究 其它序列的根底 ?它序列平衡，有最好的自相关特性，但互相关满足

8、一定条件的族序列数很少对于本原多项式的阶数小于等于 13的m序列，互为优选对的序 列数不多 于 6 ,且线性复杂度很小。西安建筑科技大学华清学院课程设计论文第 5页共 19页 1.4研究内容 首先 研究生成序列的反响移位存放器、反响逻辑函数。主要研究它们的生成、随 机特性以 及相关特性，并分析它们的优缺点以及存在的问题。最后在理论证明的根底上应用QuartusII仿真验证它们的随机特性，并用仿真作出 m序列相关特性 图形。第二章设计中根本知识的介绍 2. llAlteraQuartusII 介绍 AIteraQuartusII 3. 0和更 高版本设计软件是业界唯一提供FPGA和固定功能Har

9、dCopy器件统 一设计流程的设计工具。系统设计者现在能够用 QuartusII 软件评估 HardCopyStratix 器件的性能和 功耗，相应地进行最大吞吐量设计。Quartus平台与 Cade nee ExemplarLogicA MentorGraphics、Syno psys 和 Syn plicity 等 EDA 供应商的开发工具相兼容。改进了软件 的LogicLock模块设计功能，增添了 FastFit编译选项，推进了网络编辑性能，而且提 升了调试能力。2. 2Verilog LHDL 硬件描述语言概述 VerilogHDL 语言最初是于 1983年由 GatewayDesig

10、nAutomation 公司为其模拟器产品开发的硬件建模语言。那时它只 是一 种专用语言。由于他们的模拟、仿真器产品的广泛使用， Ver订ogHDL作为一种便 于使用且实用的语言逐渐为众多设计者西安建筑科技大学华清学院课程设计论文第 6 页共 19页所接受。在一 次努 力增加语言普及性的活动中， VerilogHDL 语言于 1990 年被推向公众领域。OpenVeriloginternational OVI 是促进 Verilog 开展的国际性组织。 1992 年， OVI 决定致力于推广 Ver 订 ogOVI 标准成为 IEEE 标准。这一努力最后获得成 功， Verilog 语言于 1

11、995 年成为 IEEE 标准，称为 IEEEStdl364 1995。2. 3m序列码发生器m序列码也称伪随机序列码，其主要特点是：1每个周期中， 1码出现 2n-l 次，0码岀现 2n-l-l 次，即 0、1出现概 率几乎 相等。 2序列中连 1的数目是 m 连 0 的数目是 n-l 。 3分布无规律， 具有与白 噪声相似的伪随机特性。由于具有这些特点， ni 序列码在通信、雷达、系统可靠性测试等方面获得了 广 泛地应用。 m 序列码发生器是一种反响移位型结构的电路， 它由 n 位移位存放 器加异 或反响网络组成，其序列长度M = 2n-1,只有一个多余状态即全 0状态,所以称为最大线性序

12、列码发生器。由于其结构已定型，且反响函数和连接形式都 有一定的规律，因 此利用查表的方式就可以设计出ni序列码。列出局部 m序列码 的反响函数F和移存器位数n的对应关系。如果给定一个序列信号长度*那么根 据M=2n-1求出n,由n查表便可以得到相应的反响函数 F。M 序列反响函数表 nM=2n-1 反响函数 Fill西安建筑科技大学华清学院课程设计 论文第7页共19页231,2371, 3或2, 34154, 35315, 36636, 571277, 682258, 6, 5,2021注：反响函 数FF可由本原多项式求得，每级 FF可有一种或多种。西安建筑科技大学华清学院课程设计论文第 8页

13、共19页第三章mm序列 生 成单元的电路设计图 1 2改进型简单线性码序列发生器 3. 1系统组成系统主要 由两部 分组成：一局部是组成主电路的移位存放器由八个 D 触发器串接而成； 另一部 分反响电路由异或门组成。系统正常工作时，这两局部共同产生 m 序列， 并且将需 要反响的某级的输出端，通过异或，将信号输送到第一级的输入端。每 来一个时钟信 号，输出数据向左移移移位。通过这些数据的位移，可以总结出规 律性的变化。3? 2ni 序列发生器根据移位存放器的结构可以知道， 其由假设干个 D 触发器构 成。 如果对每一个触发器进行描述的话， 那么程序就会冗长， 对程序的运行速度 有一定的 影响，

14、特别是多级移位存放器来说。因此，就必须事先在库中建好，一 遍随时调用。 所以，就采取用 COMPONENT 语句来描述，这样就减短程序的长度。西安建筑科技大学华清学院课程设计论文第 9页共 19页第四章设计中 用的 各模块介绍 4. 1 序列信号发生器原理序列信号发生器是能够循环产生一组 或多组序列 信号的时序电路，它可以用存放器或计数器构成。序列信号的种类很 多，按照序列循 环长度M和触发器数目n的关系一般可分为三种： 1 最大循环长度序列码， M=2n 。2最大线性序列码m序列码,M=2n-lo3任意循环长度序列码 ,M2no4. 2 序列信号发生器的设计通常在许多情况下，要求按照给定的序

15、列信号来 设 计序列信号发生器。序列信号发生器一般有两种结构形式：一种是反响移位型 , 另一 种是计数型。图所4? 2.1 反响移位型序列信号发生器反响移位型序列码发生器的结构框图如 示，它由移位存放器和组合反响网络组成，从移存器的某一输出端可以得到 周期性的序列码。其设计按以下步骤进行：1根据给定序列信号的循环长度 M,确定移存器位数n, 2n-lM2n。2 确定移位存放器的M个独立状态。将给定的序列码按照移位规律 n位一 组，划分位 M 个状态。假设个状态中出现重复现象，那么应增加移存器位数。用 n+1 位 再重复上述过程，直到划分为 M 个独立状态为止。西安建筑科技大学华清学院课程设计论

16、文第 10页共 1 9页组合反响网络QIQ2QnSR SLn位移位存放器ZCP图3反响移位型序列信号发生器框图3根据 M个不同状态列出移存器的状态表和反响函数表，求出反响函数 F的表式。4检 查自启动性能 5画逻辑图。4. 2.2计数型序列码发生器计数型序列码发生器结构框图如以下图。它由计 数器 和组合输出网络两局部组成，序列码从组合输出网络输出。设计过程分两步： 1根据序列码的长度 M 设计模 M 计数器， 状态可以自定； 2按计数器 的 状态转移关系和序列码的要求设计组合输岀网络。由于计数器的状态设置和输出序列的更改比较方便，而且还能同时产生多组序列码。西安建筑科技大学华清学院课程设计论文

17、第 11 页共 19页4.3移位存放 器寄 存器一般有多个触发器组成， 通常有锁存存放器和移位存放器。 本次介绍的 存放器是 由假设干个 D 触发器组成的线性移位存放器反响型。移位存放器中的 数据可以在 移位脉冲作用下一次逐位右移或左移，数据既可以并行输入、并行输 岀，也可以串行 输入、串行输出，还可以并行输入、串行输出，串行输入、并行 输出，十分灵活，用 途也很广。线性反响移位存放器是一种应用广泛的数字部件，其结构简单、速度快，被应用于许多领域。例如，在扩频通信系统中，由它构成的伪随机数 PN 码发 生器是 这类系统的核心。在內建自测试系统中，由它构成测试图案发生器。另外，它也被广泛应用于纠

18、错编码、数字加密等领域。第五章 Quartusll5. IQuartusll 的简介 QuartusII 是 Altera 公司的综合性 PLD/FPGA 开发软件，支持原理图、 VHDL、Ver订ogHDL以及AHDLA1 teraHardwareDescriptio nLa nguage等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整 PLD 设计流程。Quartusll 可以在 XP、 Linux 以及 Unix 上使用，除了可以使西安建筑科技大学华清学院课程设计论文第 12页共19页用Tel脚本完 成设 计流程外，提供了完善的用户图形界面设计方式。Qu

19、artusll 支持 Altera 的 lP 核，包含了 LPM/MegaFunction 宏功能模块库， 使用 户可以充分利用成熟的模块， 简化了设计的复杂性、 加快了设计速度。 对第 三方 EDAX 具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA X具。此外， Quartusll 通过和 DSPBuilder 工具与 Matlab/Simulink 相结合，可 以方便地 实现各种DSP应用系统；支持Altera的片上可编程系统S0PC开发， 集系统级设 计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发 平台。具有运行 速度快，界面统一，功能集中，易学易用等特

20、点 .5. 2Quartusll 软件的功能 Quartusll 提 供了完全集成且与电路结构无关的开发包环境， 具有数 字逻辑设计的全部特性， 包括： 1可利用原理图、 结构框图、 VerilogHDL. AHDL 和 VHDL 完成电路描述 , 并 将其保存为设计实体文件； 2芯片电路 平面布局连线编辑； 3 LogicLock 增量设计方法， 用户可建立并优化系统， 然后添加对原始系统的性能影响较小或 无影响 的后续模块； 4功能强大的逻辑综合工具； 5完备的电路功能仿真与时序逻辑仿真工具； 6定时/时序分析与关键路径延时分析； 7可使用 SignalTapII 逻辑 分析工具进行嵌入式

21、的逻辑分西安建筑科技大学华清学院课程设计论文第13页共 19页析； 8支持 软件源文件的添加和创立，并将它们链接起来生成编程文件； 9使用组合编译 方式 可一次完成整体设计流程； 10自动定位编译错误； 11高效的期间编程与 验证 工具； 12可读入标准的 EDIF 网表文件、 VHDL 网表文件和 Verilog 网表文 件； 13能生成第三方 EDA 软件使用的 VHDL 网表文件和 Verilog 网表文件。5. 3QuartusII 软件的启动方法一、直接双击桌面上的图标，可以翻开 QuartusII 软 件；方法二、执行： K 开始 HK 程序 2 KAlteraH UQuartus

22、IIlO. 0spl3KQuartusIIlO. Ospl 32. bit 3菜单命令 ,可以翻开软件。启动软件后，假设你的电脑没有连接到 Internet 互联网，会岀现如以下图所示 的提示， 提示你没有连接到 Altera 的官方网站，将无法获得更新的资源。点击 K 确定?继续， 因为这不影响软件的正常使用。西安建筑科技大学华清学院课程设计论文第14 页共 19 页第六章序列信 号发生器的设计仿真实现 6. 1仿真仿真就是对设计工程进行一项全面彻底的测试，以确保设计工程的功能和时序特性， 以及最后的硬件器件的功能与原设计相 吻合。 仿真操 作前必须利用Quartusll的波形编辑器建立一个

23、矢量波形文件以作仿真鼓励o VWF文件将仿真输入矢量和仿真输岀描述成为一波形的图形来实现仿 真。 QuartusII 允许对 整个设计工程进行仿真测试，也可以对该设计中的任何子模块进行仿真测试o方法是设定为 Simulationfocuso 仿真设定单元Simulatio nsett ings允许设计者指定该模块的仿真类型， 仿真覆盖的时序和 矢量激 励源等。 Time/Vectors 仿真参数设定窗允许设定仿真时间区域，以及矢 量鼓励源。对 工程的编译通过后， 必须对其功能和时序性质进行仿真测试， 以了 解设计结果是否满 足原设计要求。6. 2Verilog-HDL 语言实现对图 2 所示的

24、类似电路进行 Verilog-HDL 语言描 述， 同时，在程序中增加必要的存储单元设计，即可实现设计思想。图2所示的 电路，在采用 VHDL 语言描述时，采用结构描述方式较为适宜。可编程 m 序列发 生器的程序 设计如下：西安建筑科技大学华清学院课程设计论文第 15页共19页15位的m序列发 生器的程序moduleMlSSerialinputcclk,inputiN_rst foutputo ser；reg3：0flow 二 4b0 001；ass i gno _ser=f1ow0 j ； always posedgec_clkornegedgeiN_rst beginif iNrst flow=4b0001； elsebeginflow3 ： l=flow2:0;flow0=flow3flow2:endendendmodule/outputo_ser 是序列输出西安建筑科技大学华淸学院课程设计论文第 16页共 19页6. 3仿真数据 序 列信号发生器实验电路如以下图。 在连续脉冲的作用下， 电路输出循环产生串 行数据 OOOlOlllo图 13 仿真电路图图 14 仿真效果图西安建筑科技大学华清学院课程设计论文第 17页共1