第五章 触发器

1、 5.1 5.1 概述概述1. 1. 什么是触发器什么是触发器? ? 具有记忆功能的基本逻辑单元，能存储一位二具有记忆功能的基本逻辑单元，能存储一位二值信号的电路，全称：双稳态触发器（值信号的电路，全称：双稳态触发器（FlipFlop），简写），简写FF。是构成数字系统的另一种基本。是构成数字系统的另一种基本逻辑单元。逻辑单元。2. 2. FF的特点的特点1) 1) 具有两个稳定的状态具有两个稳定的状态0 0状态和状态和1 1状态状态 如何表示存如何表示存0 0、存、存1 1？ FFFF在在0 0状态状态存存0 0；在；在1 1状态状态存存1 1。2) 2) 在输入信号（图在输入信号（图5-1

2、5-1）作用下建立状态，）作用下建立状态， 输入信号撤离后，建立的状态能保留下来。输入信号撤离后，建立的状态能保留下来。FF输入输入信号信号时钟时钟信号信号图图 5-13. FF3. FF按有无时钟信号的分类按有无时钟信号的分类 基本基本FFFF：无时钟信号；：无时钟信号； 时钟时钟FFFF：有时钟信号。：有时钟信号。（输入信号决定（输入信号决定FFFF建立何种状态，时钟信号决定建立何种状态，时钟信号决定FFFF在何时建立状态）在何时建立状态） 以下按触发器的电路结构、触发方式、逻辑功以下按触发器的电路结构、触发方式、逻辑功能分别进行介绍。能分别进行介绍。 如何控制存如何控制存0 0、存、存1

3、 1？ 在外信号触发下两个状态可以互换（称翻转）在外信号触发下两个状态可以互换（称翻转） SR锁存器锁存器: :各种触发器电路的基本组成部分，又叫各种触发器电路的基本组成部分，又叫 基本基本FFFF。电路结构电路结构: : 由两个门电路交叉连接而成。由两个门电路交叉连接而成。 用与非门组成的锁存器用与非门组成的锁存器_R SQQ逻逻辑辑符符号号_GGQ12RDSDQ2 2是否具有触发器的特点是否具有触发器的特点具有自锁的功能，能够存具有自锁的功能，能够存0 0、存、存1 1 自锁：电路利用输出电平作为反馈信号，再将输自锁：电路利用输出电平作为反馈信号，再将输 出锁定在该电平上。出锁定在该电平上

4、。 不去打扰不去打扰 SD=1，RD=1 一上电：一上电：Q和和Q的状态是随机的，但是稳定的。的状态是随机的，但是稳定的。 _GGQ12RDSDQ在输入信号作用下能否建立在输入信号作用下能否建立 状态？状态？能能3. 3. 逻辑功能逻辑功能_定义：定义：Q ：FF的初始状态（现态）的初始状态（现态）Q* ：FF加了输入信号以后的状态（次态）加了输入信号以后的状态（次态）Q=1，Q=0 ：“1” 状态状态Q=0，Q=1 ：“0” 状态状态Q*RD SD功能功能Q功能表功能表 0 1置置0 000011 0置置1 111011 101保持保持010 001信号同时信号同时撤，不定撤，不定1*1*t

5、pdtpd_GGQ12RDSDQ4. 4. 波形分析波形分析例例4.1.1 在用与非门组成的在用与非门组成的SR锁存器中，锁存器中，设初始状态为设初始状态为0 0，已知输入已知输入RD、SD 的波形图，试画出两输出端的波形图。的波形图，试画出两输出端的波形图。( (忽略门电路的传输延迟时间忽略门电路的传输延迟时间) )Q00001 1 1 111 111 1 0 0 1 111RDSDQRD SD功能功能Q功能表功能表 0 1置置0 000011 0置置1 111011 101保持保持0101信号同时信号同时撤，不定撤，不定110 0Q时钟触发器按时钟触发器按逻辑功能逻辑功能分类：分类：SR触

6、发器、触发器、D触发器、触发器、 T触发器、触发器、T触发器、触发器、JK触发器。触发器。（1 1）SR触发器触发器QFF时钟信号时钟信号CLK输入信号决定触发器建立何状态输入信号决定触发器建立何状态CLK决定决定FF在何时建立状态在何时建立状态1. 1. 时钟触发器时钟触发器Q输入信号输入信号功能表功能表S R Q* 功功 能能0 0 Q 0 1 0 11 01 1保持保持置置“0”置置“1”不定不定S R QQ*0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 10011真值表真值表01001100 01 11 1001SRQQ*0 RSQ*=S+RQ（2

7、）D触发器触发器DQ*0101Q*=D（3）T触发器触发器TQ*01Q QQ*=TQ+TQ（4）T触发器触发器 （无输入信号）（无输入信号）Q*=Q（只具有翻转功能）（只具有翻转功能）（5）JK触发器触发器J K Q* 功能功能0 0 Q 保持保持 0 置置 0 1 置置 1 Q 翻转翻转0 11 01 1Q*=JQ+KQ01100 101TQQ*3. 3. 时钟触发器按电路的时钟触发器按电路的结构结构分类分类电平触发的电平触发的FFFF脉冲触发的脉冲触发的FFFF边沿触发的边沿触发的FFFF利用利用CMOS传输门的边沿传输门的边沿FFFF利用传输延迟时间的边沿利用传输延迟时间的边沿FFFF维

8、阻维阻FFCLK=0，门，门G3，G4关；关；CLK=1，门，门G3，G4开，使开，使FFFF建立建立状态。状态。从而可以看出，从而可以看出，S、R信号受信号受CLK控制，就意味着控制，就意味着S、R与与CLK同步。同步。_GGQ12QR CLK SG3G4 高电平触发：高电平触发：CLK=CLK=高电平期间，高电平期间，FFFF接收信接收信 号并建立状态；号并建立状态； 低电平触发：低电平触发：CLK=CLK=低电平期间，低电平期间，FFFF接收信接收信 号并建立状态。号并建立状态。电平电平触发触发GGQ12QR CLK SG3G4（1 1）电平触发）电平触发SR触发器触发器CLK S R

9、Q* 1 0 0 Q 0 1 “11” 1 0 1 1 1 0 1 1 1高电平触发：高电平触发：CLK线根上不打圈线根上不打圈低电平触发：低电平触发：CLK线根上打圈线根上打圈C1控制所有标注控制所有标注1 1的输入端的输入端0 RS（约束条件，表示（约束条件，表示S S和和R不能同时为不能同时为“1”1”）Q*=S+RQ3.3.能构成何种功能触发器能构成何种功能触发器（2 2）电平触发的）电平触发的D D触发器触发器CLK DQ* 1 0 1 101功能表功能表Q*=D_GGQ12QD CLK G3G4GGQ12QR CLK SG3G44. 4. 触发器的同步输入端和异步输入端触发器的同步

10、输入端和异步输入端功能：功能：SD=0，RD=1置置1 SD=1，RD=0置置0 SD=1，RD=1FF 状态由状态由FF的同步输入端决定的同步输入端决定 SD=0，RD=0不允许出现不允许出现逻辑符号逻辑符号GGQ12RSCLK3G4GQRDSDQQ1S1R C1CLKRSRDSRSDQSRCLKQCLK S R Q* 1 0 0 Q 0 1 “11” 1 0 1 1 1 0 1 1 1SDRDl 克服空翻克服空翻5.3.2 脉冲触发的触发器脉冲触发的触发器Q1RC11SCLKSRQ0 RSQ*=S+RQ_GGQ12QG3G4_G5G6S CLK RG7G8KCLKJFF1Q1R1S C11

11、R1S C1FF2Q(1) 电路结构电路结构Q1KC11JCLKJKQTG3TG4CCCCG3G4TG1TG2CCCCG1G2DQQFF2FF1Q1Q1CLKCCCLKCCTG3TG4CCCCG3G4TG1TG2CCCCG1G2DQQFF2FF1Q1Q1QC1CLK D1DQ2. 已知边沿已知边沿JK FF，J、K和和CLK的波形如图所示，试画出的波形如图所示，试画出FF 的波形图。的波形图。（设初态为（设初态为0）Q*=JQ+KQQCLKQ1KC11JQDT DT*QTQT Q *QD *QQ T T1DC1=1=1CLKQTQC11DCLKQQC11NCLKQ“1”QJKT*QTQT QQ*=JQ+KQQ1KC11JCLK TQ*QQ*QTQT QQ1KC11JCLK 1QJKDQ*=DQ*=J