第5章微机总线

1、Principle of Microcomputer and Interface Techniques微机原理与接口技术第第 5 5 章微机章微机总线总线5.1 5.1 总线技术总线技术5.2 80865.2 8086的引脚信号的引脚信号5.3 80865.3 8086的总线时序的总线时序5.4 5.4 奔腾处理器引脚和时序奔腾处理器引脚和时序5.5 5.5 微机系统总线微机系统总线本本 章章 内内 容容5.1 5.1 总线技术总线技术5.2 80865.2 8086的引脚信号的引脚信号5.3 80865.3 8086的总线时序的总线时序5.4 5.4 奔腾处理器引脚和时序奔腾处理器引脚和时序

2、5.5 5.5 微机系统总线微机系统总线本本 章章 内内 容容5.1 5.1 总线技术总线技术微型计算机系统的总线结构微型计算机系统的总线结构以总线作为信息传输的公共通道以总线作为信息传输的公共通道总线结构的特点总线结构的特点通过总线相互连接、实现数据传输通过总线相互连接、实现数据传输组态灵活、易于扩展等组态灵活、易于扩展等广泛应用的总线都实现了广泛应用的总线都实现了标准化，便于标准化，便于在互在互连各个部件时遵循共同的总线规范连各个部件时遵循共同的总线规范5.1.1 5.1.1 总线类型总线类型 总线连接方法广泛用于微机系统的各个连接层次上总线连接方法广泛用于微机系统的各个连接层次上l芯片总

3、线：芯片总线：大规模集成电路芯片内部（如微处理器的内部总线）大规模集成电路芯片内部（如微处理器的内部总线）l局部总线：局部总线：元件级总线，一个单板机或一个插件板的板内总线，元件级总线，一个单板机或一个插件板的板内总线，用于板上各芯片的连接。用于板上各芯片的连接。一般称为系统总线，又称微机总线或板级总线，是主机一般称为系统总线，又称微机总线或板级总线，是主机板中微处理器、存储器及板中微处理器、存储器及I/OI/O接口电路之间，主机模板与接口电路之间，主机模板与各种接口模板之间。是微机中最重要的一种总线各种接口模板之间。是微机中最重要的一种总线微机系统之间以及微机系统与外部设备之间微机系统之间以

4、及微机系统与外部设备之间微机总线层次结构微机总线层次结构I/O接口接口ROM RAMCPU（片内片内总线总线）主机板主机板扩充存储器扩充存储器计算机计算机通信接口通信接口打印机打印机打印机接口打印机接口智能仪表智能仪表仪表接口仪表接口局域网络局域网络网络接口网络接口5.1.2 5.1.2 总线的数据传输总线的数据传输主设备主设备(Master)(Master)：控制总线完成数据传输：控制总线完成数据传输从设备从设备(Slave)(Slave)：被动实现数据交换：被动实现数据交换某一时刻，只能有一个主设备控制总线，某一时刻，只能有一个主设备控制总线，其他设备此时可以作为从设备其他设备此时可以作为

5、从设备某一时刻，只能有一个设备向总线发送数据，某一时刻，只能有一个设备向总线发送数据，但可以有多个设备从总线接收数据但可以有多个设备从总线接收数据1. 1. 总线操作总线操作总线请求和仲裁（总线请求和仲裁（Bus request & ArbitrationBus request & Arbitration）使用总线的主模块提出申请使用总线的主模块提出申请总线仲裁机制确定把总线分配给请求模块总线仲裁机制确定把总线分配给请求模块寻址（寻址（AddressingAddressing）主模块发出将要访问的从模块地址信息以及有主模块发出将要访问的从模块地址信息以及有关命令，启动从模块关命令，启动从模块数

6、据传送（数据传送（Data TransferData Transfer）源模块发出数据，经数据总线传送到目标模块源模块发出数据，经数据总线传送到目标模块结束（结束（EndingEnding）数据、地址、状态、命令信息均从总线上撤除，数据、地址、状态、命令信息均从总线上撤除，让出总线让出总线2. 2. 总线仲裁总线仲裁总线仲裁：决定当前控制总线的主设备总线仲裁：决定当前控制总线的主设备集中仲裁集中仲裁系统有一个中央系统有一个中央仲裁器（控制器仲裁器（控制器），负责），负责主模主模块的总线请求和分配总线的使用块的总线请求和分配总线的使用分布仲裁分布仲裁不不需要中央仲裁器需要中央仲裁器各个各个主模块

7、都有自己的仲裁器和唯一的仲裁号主模块都有自己的仲裁器和唯一的仲裁号主模块请求总线时，发送其仲裁号主模块请求总线时，发送其仲裁号比较各个主设备仲裁号决定比较各个主设备仲裁号决定3. 3. 同步方式同步方式同步时序同步时序总线操作过程由共用的总线时钟信号控制总线操作过程由共用的总线时钟信号控制适合速度相当的器件互连总线，否则需要准备适合速度相当的器件互连总线，否则需要准备好信号让快速器件等待慢速器件（半同步）好信号让快速器件等待慢速器件（半同步）处理器控制的总线时序采用同步时序处理器控制的总线时序采用同步时序异步时序异步时序总线操作需要握手联络（应答）信号控制总线操作需要握手联络（应答）信号控制传

8、输的开始伴随有启动（选通或读写）信号传输的开始伴随有启动（选通或读写）信号传输的结束有一个确认信号，进行应答传输的结束有一个确认信号，进行应答操作周期可变、可以混合慢速和快速器件操作周期可变、可以混合慢速和快速器件4. 4. 传输类型传输类型读数据传送读数据传送：数据由从设备到主设备：数据由从设备到主设备写数据传送写数据传送：数据由主设备到从设备：数据由主设备到从设备猝发传送猝发传送（数据块传送）（数据块传送）给出起始地址，将固定块长的数据一个接一个给出起始地址，将固定块长的数据一个接一个地从相邻地址读出或写入地从相邻地址读出或写入写后读写后读（Read-After-WriteRead-Aft

9、er-Write）先写后读同一个地址单元，适用于校验先写后读同一个地址单元，适用于校验读修改写读修改写（Read-Modify-WriteRead-Modify-Write）先读后写同一个地址单元，适用共享数据保护先读后写同一个地址单元，适用共享数据保护广播广播（BroadcastBroadcast）一个主设备对多个从设备的写入操作一个主设备对多个从设备的写入操作5. 5. 性能指标性能指标总线宽度总线宽度总线能够同时传送的数据位数总线能够同时传送的数据位数位数越多，一次能够传送的数据量越大位数越多，一次能够传送的数据量越大总线频率总线频率总线信号的时钟频率总线信号的时钟频率时钟频率越高，工作

10、速度越快时钟频率越高，工作速度越快总线带宽（总线带宽（BandwidthBandwidth）单位时间传输的数据量单位时间传输的数据量总线带宽越大，总线性能越高总线带宽越大，总线性能越高总线带宽总线带宽总线带宽总线传输速率吞吐率总线带宽总线传输速率吞吐率总线带宽传输的数据量总线带宽传输的数据量需要的时间需要的时间常用单位常用单位每秒兆字节（每秒兆字节（MB/sMB/s）每秒兆位（每秒兆位（Mb/sMb/s）或每秒位（）或每秒位（bpsbps）5MHz5MHz的的80868086微处理器微处理器1616（4 40.20.21010-6-6）bpsbps202010106 6 bps bps2.5

11、MB/S2.5 MB/S66MHz66MHz的的PentiumPentium，基本非流水线总线周期，基本非流水线总线周期64642 2666610106 6 bps bps264 MB/S264 MB/S66MHz66MHz的的PentiumPentium，2-1-1-12-1-1-1猝发读周期猝发读周期32325 5666610106 6 B/S B/S422.4 MB/S422.4 MB/S举例5.1.3 5.1.3 总线信号和时序总线信号和时序地址总线地址总线主控模块（如处理器）的主控模块（如处理器）的地址总线都是输出的地址总线都是输出的从模块（如存储器或从模块（如存储器或I/OI/O端

12、口）的端口）的地址总线都是地址总线都是输入的输入的数据总线数据总线双向传输，在主从模块间传送、交换数据信息双向传输，在主从模块间传送、交换数据信息控制总线控制总线有输出也有输入信号有输出也有输入信号基本功能是控制存储器及基本功能是控制存储器及I/OI/O读写操作读写操作还包括中断与还包括中断与DMADMA控制、总线仲裁、数据传输握控制、总线仲裁、数据传输握手联络等手联络等1. 1. 引脚信号引脚信号信号的功能信号的功能用英文单词或英文缩写表示引脚名称用英文单词或英文缩写表示引脚名称信号的流向信号的流向处理器输出到外部，从外部输入到处理器内部处理器输出到外部，从外部输入到处理器内部有效方式有效方

13、式低电平、高电平有效，上升沿、下降沿有效低电平、高电平有效，上升沿、下降沿有效高电平和低电平都有效高电平和低电平都有效三态能力三态能力高阻状态放弃对引脚的控制高阻状态放弃对引脚的控制其他设备控制该引脚其他设备控制该引脚引脚信号的功能示意引脚信号的功能示意2. 2. 总线时序总线时序总线时序（总线时序（TimingTiming）描述总线信号随时间变化的规律以及总线信号描述总线信号随时间变化的规律以及总线信号间的相互关系间的相互关系采用时序图形象化地表现时序采用时序图形象化地表现时序指令周期指令周期一条指令从取指、译码到最终执行完成的过程一条指令从取指、译码到最终执行完成的过程总线周期或机器周期总

14、线周期或机器周期伴随有数据交换的总线操作伴随有数据交换的总线操作T T状态状态处理器的基本工作节拍，对应时钟周期处理器的基本工作节拍，对应时钟周期5.2 80865.2 8086的引脚信号的引脚信号8086/8088 CPU8086/8088 CPU共有共有4040个引脚。由于个引脚。由于80888088的的外部数据总线为外部数据总线为8 8位，而位，而80868086为为1616位，因此，位，因此，二者的外部引脚功能并不完全相同。二者的外部引脚功能并不完全相同。5.1 5.1 总线技术总线技术5.2 80865.2 8086的引脚信号的引脚信号5.3 80865.3 8086的总线时序的总线

15、时序5.4 5.4 奔腾处理器引脚和时序奔腾处理器引脚和时序5.5 5.5 微机系统总线微机系统总线本本 章章 内内 容容5.2 80865.2 8086的引脚信号的引脚信号12345678910111213141516171819204039383736353433323130292827262524232221 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GNDVCCAD15A16 / S3A17 / S4A18 / S5A19 / S6BHE*/S7MN / MX*RD

16、*RQ0*/ GT0* (HOLD *)RQ1* /GT1* (HLDA *)LOCK * (WR *)S2* (M / IO * )S1* (DT / R * )S0 * (DEN * )ALEINTATEST*READYRESET808680868086的引脚图的引脚图5.2 80865.2 8086的引脚信号的引脚信号12345678910111213141516171819204039383736353433323130292827262524232221 GND A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI

17、 INTR CLK GNDVCCA15A16 / S3A17 / S4A18 / S5A19 / S6SS0* (HIGH)MN / MX*RD*HOLD (RQ)*/ GT0*)HLDA (RQ1* /GT1*)WR* (LOCK*)M / IO ( S2* )DT / R* ( S1* )DEN ( S0 )ALEINTATEST*READYRESET808880888088的引脚图的引脚图5.2 80865.2 8086的引脚信号的引脚信号分类学习这分类学习这4040个引脚（总线）信号个引脚（总线）信号1.1. 数据和地址引脚数据和地址引脚2.2. 读写控制引脚读写控制引脚3.3. 中断

18、请求和响应引脚中断请求和响应引脚4.4. 总线请求和响应引脚总线请求和响应引脚5.5. 其它引脚其它引脚5.2.1 5.2.1 地址地址/ /数据引脚数据引脚AD15AD15AD0AD0（Address/DataAddress/Data）地址地址/ /数据数据分时复用引脚，共分时复用引脚，共1616个引脚个引脚单向输出地址总线，双向数据总线，三态输出单向输出地址总线，双向数据总线，三态输出A19/S6A19/S6A16/S3A16/S3（Address/StatusAddress/Status）地址地址/ /状态状态分时复用引脚，分时复用引脚，4 4个三态输出信号个三态输出信号输出高输出高4

19、4位地址、状态信号位地址、状态信号BHEBHE* */S7/S7（Byte High Enable/StatusByte High Enable/Status）高字节允许高字节允许/ /状态状态分时复用引脚，三态输出信号分时复用引脚，三态输出信号输出低有效表示传送高字节数据，状态信号输出低有效表示传送高字节数据，状态信号总线复用：同一引脚在不同时刻具有不同功能总线复用：同一引脚在不同时刻具有不同功能5.2.1 5.2.1 地址地址/ /数据引脚数据引脚由于微机连接外设的能力有限以及由于微机连接外设的能力有限以及I/OI/O地址空间不地址空间不需要很大需要很大，所以，所以80868086处理器在

20、寻址外设时只使用处理器在寻址外设时只使用了了2020位物理地址的低位物理地址的低1616位，即位，即A15-A0.A15-A0.如果仍然按照每个如果仍然按照每个I/OI/O地址对应一个字节数据，那地址对应一个字节数据，那么么1616位位I/OI/O地址总线具有地址总线具有64K64K个个8 8位端口位端口如果将以偶数地址开始的连续两个如果将以偶数地址开始的连续两个I/OI/O地址作为一地址作为一个个1616位位I/OI/O端口，则端口，则1616位位I/OI/O地址总线具有地址总线具有32K32K个个1616位端口。位端口。5.2.2 5.2.2 读写控制信号读写控制信号8088086 6的两

21、种组态模式的两种组态模式 8088/80868088/8086具有两种组态，构成两种不同规模的应用系统具有两种组态，构成两种不同规模的应用系统构成小规模的应用系统，如系统中只有一个构成小规模的应用系统，如系统中只有一个808680868088086 6本身提供所有的系统总线信号本身提供所有的系统总线信号构成较大规模的应用系统，例如与数值协处理器构成较大规模的应用系统，例如与数值协处理器80878087一起构成系统时一起构成系统时此时，此时，8088086 6和总线控制器和总线控制器82888288共同形成系统总线信号共同形成系统总线信号最小工作模式下硬件逻辑图最小工作模式下硬件逻辑图地地5V读

22、写控读写控制制读写读写控制控制读写读写控制控制CSH奇地址存奇地址存储体储体8284时钟时钟发生器发生器/RESRDYCBD7 D0D15 D8DBCSL偶地址存偶地址存储体储体CSI/O接口接口ABA0A1 A19BHE STB OE8282锁存器锁存器8086CPUMN/MX INTA RD CLK WRREADY M/IORESETALEBHE A19-A16 AD15-AD0DEN DT/R TOE 8286 收发器收发器D15D0最大工作模式下硬件逻辑图最大工作模式下硬件逻辑图地地地地读写读写控制控制读写读写控制控制读写读写控制控制CSI/O接口接口 STB OE8282锁存器锁存器

23、TOE8286TOE 8286 收发器收发器8284时钟时钟发生器发生器RESETREADYA1 A19A0BHEABD7 D0D15 D8DBCBD15D0CSH奇地址奇地址存储体存储体CSL偶地址偶地址存储体存储体8288S0 INTAS1 MRDCS2 MWTCDEN IORCDT/R IOWC ALE8086CPUS0S1S2MN/MX CLK READY RESET BHE A19-A16 AD15-AD01. 1. 基本读写引脚基本读写引脚ALEALE（Address Latch EnableAddress Latch Enable）地址锁存允许地址锁存允许，三态、输出、高电平有效

24、，三态、输出、高电平有效有效时，表示复用引脚正在传送地址信号有效时，表示复用引脚正在传送地址信号M/IOM/IO* *（Memory/Input and OutputMemory/Input and Output）访问存储器或者访问存储器或者I/OI/O，三态、输出、高低电平均有效，三态、输出、高低电平均有效高电平（高电平（M M），表示处理器访问存储器），表示处理器访问存储器低电平时（低电平时（IOIO* *），表示处理器访问），表示处理器访问I/OI/O端口端口WRWR* *（WriteWrite）写控制写控制，三态、输出、低电平有效，三态、输出、低电平有效有效时，表示处理器正将数据写到存

25、储单元或有效时，表示处理器正将数据写到存储单元或I/OI/O端口端口RDRD* *（ReadRead）读控制读控制，三态、输出、低电平有效，三态、输出、低电平有效有效时，表示处理器正从存储单元或有效时，表示处理器正从存储单元或I/OI/O端口读取数据端口读取数据2. 2. 基本总线操作基本总线操作存储器读存储器读（Memory ReadMemory Read）处理器从存储器读取代码或读取操作数处理器从存储器读取代码或读取操作数每条指令执行前都需从主存取指每条指令执行前都需从主存取指以存储单元为源操作数的指令在执行时以存储单元为源操作数的指令在执行时存储器写存储器写（Memory WriteMe

26、mory Write）处理器向存储器写入操作数处理器向存储器写入操作数以存储单元为目的操作数的指令在执行时以存储单元为目的操作数的指令在执行时I/OI/O读读（Input/Output ReadInput/Output Read）处理器从外设读取操作数处理器从外设读取操作数只有执行输入指令只有执行输入指令ININ时才有时才有I/OI/O写写（Input/Output WriteInput/Output Write）处理器向外设写出操作数处理器向外设写出操作数只有执行输出指令只有执行输出指令OUTOUT时才有时才有读写控制信号的组合读写控制信号的组合M/IO*、WR*和和RD*是最基本的控制信号

27、是最基本的控制信号组合组合后，控制后，控制4种基本的总线周期种基本的总线周期总线周期总线周期M/IO*WR*RD*存储器读存储器读 MEMRMEMR* *高高高高低低存储器写存储器写 MEMWMEMW* *高高低低高高I/OI/O读读 IORIOR* *低低高高低低I/OI/O写写 IOWIOW* *低低低低高高3. 3. 同步操作引脚同步操作引脚同步操作同步操作读写读写操作需要操作需要保证保证存储器或外设存储器或外设与与处理器处理器速度速度一致，否则一致，否则，慢速的，慢速的I/OI/O或存储器发出一个或存储器发出一个信号，信号，让让快速的处理器等待快速的处理器等待READY-READY-就

28、绪就绪( (准备好准备好) )是一个输入给处理器的是一个输入给处理器的信号信号，高电平有效表示，高电平有效表示可以进行数据读写可以进行数据读写所以，存储器或所以，存储器或I/OI/O端口可利用端口可利用该信号该信号无效来请无效来请求求处理器等待处理器等待数据的到达数据的到达处理器在进行读写前检测处理器在进行读写前检测READYREADY引脚引脚5.2.3 5.2.3 其他控制信号其他控制信号处理器必定具有处理器必定具有地址总线地址总线数据总线数据总线基本读写控制信号基本读写控制信号还有还有中断请求和响应信号中断请求和响应信号总线请求和响应信号总线请求和响应信号时钟信号、复位信号时钟信号、复位信

29、号电源电源VccVcc地线地线GNDGND1. 1. 中断请求和响应引脚中断请求和响应引脚INTRINTR（Interrupt RequestInterrupt Request）可屏蔽中断请求可屏蔽中断请求，高电平有效的输入信号，高电平有效的输入信号有效时，表示中断请求设备向处理器申请可屏蔽中断有效时，表示中断请求设备向处理器申请可屏蔽中断中断中断IFIF标志对该中断请求进行屏蔽标志对该中断请求进行屏蔽主要用于实现外设数据交换的中断服务主要用于实现外设数据交换的中断服务INTAINTA* *（Interrupt AcknowledgeInterrupt Acknowledge）可屏蔽中断响应可

30、屏蔽中断响应，低电平有效的输出信号，低电平有效的输出信号有效时，表示来自有效时，表示来自INTRINTR引脚的中断请求已被处理器响应引脚的中断请求已被处理器响应NMINMI（Non-Maskable InterruptNon-Maskable Interrupt）不可屏蔽中断请求不可屏蔽中断请求，上升沿有效的输入信号，上升沿有效的输入信号有效时，表示外界向有效时，表示外界向CPUCPU申请不可屏蔽中断申请不可屏蔽中断中断级别高于可屏蔽中断请求中断级别高于可屏蔽中断请求INTRINTR常用于处理系统发生故障等紧急情况下的中断服务常用于处理系统发生故障等紧急情况下的中断服务2. 2. 总线请求和响

31、应引脚总线请求和响应引脚HOLDHOLD总线请求总线请求，高电平有效的输入信号，高电平有效的输入信号有效时，表示其他总线主控设备申请使用总线有效时，表示其他总线主控设备申请使用总线HLDAHLDA（HOLD AcknowledgeHOLD Acknowledge）总线响应总线响应，高电平有效的输出信号，高电平有效的输出信号有效时，表示处理器已响应总线请求有效时，表示处理器已响应总线请求CPUCPU进行总线进行总线释放释放：处理器的地址总线：处理器的地址总线、数据总、数据总线及具有三态输出能力的控制总线呈现高阻线及具有三态输出能力的控制总线呈现高阻状状态，使总线请求设备可以顺利接管和使用总线。态

32、，使总线请求设备可以顺利接管和使用总线。3. 3. 其他引脚其他引脚RESETRESET复位复位，高电平有效的输入信号，高电平有效的输入信号有效时，将迫使处理器回到其初始状态有效时，将迫使处理器回到其初始状态80868086复位后，寄存器复位后，寄存器CSCSFFFFHFFFFH，IPIP0000H0000HCLKCLK（ClockClock）时钟时钟输入，频率稳定的数字信号输入，频率稳定的数字信号处理器的基本操作节拍处理器的基本操作节拍频率的倒数是时钟周期的时间长度频率的倒数是时钟周期的时间长度5.1 5.1 总线技术总线技术5.2 80865.2 8086的引脚信号的引脚信号5.3 808

33、65.3 8086的总线时序的总线时序5.4 5.4 奔腾处理器引脚和时序奔腾处理器引脚和时序5.5 5.5 微机系统总线微机系统总线本本 章章 内内 容容5.3 80865.3 8086的总线时序的总线时序处理器以统一的时钟信号为基准，控制其他处理器以统一的时钟信号为基准，控制其他信号跟随时钟相应改变，实现总线操作信号跟随时钟相应改变，实现总线操作80868086处理器的基本总线周期由处理器的基本总线周期由4 4个时钟周期个时钟周期构成，分别使用构成，分别使用T1T1、T2T2、T3T3、T4T4表述。表述。每个每个时钟周期时钟周期，80868086将进行不同的具体操作、将进行不同的具体操作

34、、处于处于不同的操作状态（不同的操作状态（StateState）4 4个基本总线周期个基本总线周期读总线周期：存储器读和读总线周期：存储器读和I/OI/O读读写总线周期：存储器写和写总线周期：存储器写和I/OI/O写写T4T3T2T1ALECLKA19/S6 A16/S3AD15 AD0A7 A0输出数据输出数据地址输出地址输出S6 S3状态输出状态输出WR*或或RD*IO/M*一个总线周期一个总线周期5.3.1 5.3.1 写总线周期写总线周期写总线周期用来完成写总线周期用来完成对存储器或对存储器或I/OI/O的的一次写操作一次写操作T1T1状态状态输出输出2020位存储器地址位存储器地址A

35、19A19A0A0M/IOM/IO* *输出高电平，表示存储器操作输出高电平，表示存储器操作或者或者M/IOM/IO* *输出低电平，表示输出低电平，表示I/OI/O操作操作ALEALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2T2状态状态输出控制信号输出控制信号WRWR* *和数据和数据D15D15D0D0T3T3状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4T4状态状态完成数据传送完成数据传送示例：示例：写内存：写内存：MOVMOV memmem, , AL/AX AL/AX写外设：写外设：OUTOUT DX/i8DX/i8, , AL/AXAL/A

36、X写总线周期时序等待状态等待状态在微机系统中，处理器在微机系统中，处理器运行速度远远快于存储器运行速度远远快于存储器和和I/OI/O端口。当存储器或端口。当存储器或I/OI/O端口不能按基本的总端口不能按基本的总线周期进行数据交换时，需要控制线周期进行数据交换时，需要控制READYREADY信号为低信号为低有效，有效，80868086处理器在处理器在T3T3前沿发现后，将不会进入前沿发现后，将不会进入T4T4状态状态控制控制READYREADY信号为低无效，不进入信号为低无效，不进入T4T4状态，插入等待状状态，插入等待状态态TwTwTwTw状态的引脚状态的引脚信号延续信号延续T3T3时的时的

37、状态，并保持不变状态，并保持不变一个一个TwTw状态的长度是一个时钟周期状态的长度是一个时钟周期在在TwTw的前沿，继续对的前沿，继续对READYREADY进行测试进行测试无效继续插入无效继续插入TwTw；有效时转入；有效时转入T4T4状态状态具有一个Tw的存储器写总线周期时序5.3.2 5.3.2 读总线周期读总线周期读总线周期用来完成读总线周期用来完成对存储器或对存储器或I/OI/O的的一次读操作一次读操作T1T1状态状态输出输出2020位存储器地址位存储器地址A19A19A0A0M/IOM/IO* *输出高电平，表示存储器操作输出高电平，表示存储器操作或者或者M/IOM/IO* *输出低

38、电平，表示输出低电平，表示I/OI/O操作操作ALEALE输出正脉冲，表示复用总线输出地址输出正脉冲，表示复用总线输出地址T2T2状态状态输出控制信号输出控制信号RDRD* *，存储器或，存储器或I/OI/O端口发送数据端口发送数据T3T3状态和状态和TwTw状态状态检测数据传送是否能够完成检测数据传送是否能够完成T4T4状态状态获取数据，完成传送获取数据，完成传送MOV reg, memIN AL/AX/EAX, DX/i8读总线周期时序读总线周期时序5.4 5.4 奔腾处理器引脚和时序奔腾处理器引脚和时序IA-32IA-32处理器具有多代、多款处理器产品处理器具有多代、多款处理器产品803

39、86DX80386DX封装在一个封装在一个132132引脚芯片引脚芯片80486DX80486DX是一个是一个168168引脚的芯片引脚的芯片PentiumPentium具有具有237237个引脚个引脚Pentium ProPentium Pro有有387387个引脚个引脚20002000年的年的Pentium 4Pentium 4更是达到了更是达到了423423个个引脚，而引脚，而现在的酷睿现在的酷睿i7i7则为则为LGA 1150处理器的主要引脚处理器的主要引脚数据总线、地址总线数据总线、地址总线和读写控制总线和读写控制总线几乎相同几乎相同后续后续Pentium产品的引脚不直接面向用户产品

40、的引脚不直接面向用户5.4.1 5.4.1 引脚定义引脚定义PentiumPentium采用采用237237引脚的引脚的PGAPGA封装封装主要是主要是168168个引脚个引脚数据信号数据信号地址信号地址信号读写控制信号读写控制信号其他引脚为数不少其他引脚为数不少电源正电源正VccVcc、电源负、电源负VssVss（地线）（地线）未连接使用未连接使用NCNC等引脚等引脚 1. 1. 数据信号数据信号D63D63D0D0（DataData）6464位双向数据信号位双向数据信号，通过存储总线与主存连接，通过存储总线与主存连接外部设备外部设备采用采用3232位数据信号位数据信号DP7DP7DP0DP

41、0（Data ParityData Parity）8 8个偶校验位信号个偶校验位信号数据信号每数据信号每8 8位（位（1 1个字节）有一个偶校验位个字节）有一个偶校验位写数据时，处理器生成偶校验位输出写数据时，处理器生成偶校验位输出读数据时，处理器检查是否符合偶校验读数据时，处理器检查是否符合偶校验校验错，校验检测校验错，校验检测PCHKPCHK* *低有效低有效不配置校验位不配置校验位, ,使校验允许使校验允许PENPEN* *高无效高无效无分时复用无分时复用2. 2. 地址信号地址信号A31A31A3A3（AddressAddress）高高2929位位地址地址信号，低信号，低3 3位地址信

42、号位地址信号A2A0A2A0由字节由字节允许信号产生允许信号产生BE7BE7* *BE0BE0* *（Bank EnableBank Enable）8 8个个字节允许信号字节允许信号，译码产生，译码产生A0A0A2A2用于表示读写字节、字、双字或用于表示读写字节、字、双字或4 4字数据字数据APAP（Address ParityAddress Parity）地址输出时，产生偶校验位地址输出时，产生偶校验位APCHKAPCHK* *（Address Parity CheckAddress Parity Check）地址输入时，出现校验错，输出有效地址输入时，出现校验错，输出有效2. 2. 地址信

43、号地址信号BE7BE7* *BE0BE0* *（Bank EnableBank Enable）8 8个个字节允许信号字节允许信号，译码产生，译码产生A0A0A2A2用于表示读写字节、字、双字或用于表示读写字节、字、双字或4 4字数字数据据BE0BE0BE1BE1BE2BE2BE3BE3BE4BE4BE5BE5BE6BE6BE7BE70111111110111111110111111110111111110111111110111111110111111110A2A2A1A1A0A0000001010011100101110111D0-D7D56-D633. 3. 读写控制信号读写控制信号ADS

44、ADS* *（Address Data StrobeAddress Data Strobe）地址数据选通信号地址数据选通信号。低有效，指示总线周期开始。低有效，指示总线周期开始M/IOM/IO* *（Memory/Input OutputMemory/Input Output）存储器或存储器或I/OI/O操作信号操作信号D/CD/C* *（Data/ControlData/Control）数据或控制信号数据或控制信号为高，数据存取；为低读取代码、中断响应等为高，数据存取；为低读取代码、中断响应等W/RW/R* *（Write/ReadWrite/Read）写或读信号写或读信号。写入为高，读取为

45、低。写入为高，读取为低BRDYBRDY* *（Burst ReadyBurst Ready）猝发猝发准备好准备好输入信号输入信号用于在总线周期中插入等待状态用于在总线周期中插入等待状态5.4.2 5.4.2 总线周期总线周期80868086分时复用地址总线和数据总线，需要先分时复用地址总线和数据总线，需要先传送地址后传送数据，一个总线周期需要传送地址后传送数据，一个总线周期需要4 4个时钟周期。个时钟周期。8028680286及以后的及以后的80 x8680 x86处理器将地址总线和数处理器将地址总线和数据总线分开，地址放置于地址总线、数据放据总线分开，地址放置于地址总线、数据放置于数据总线，

46、这样可以加快传输速率。置于数据总线，这样可以加快传输速率。5.4.2 5.4.2 总线周期总线周期PentiumPentium的基本的基本非流水线总线周期非流水线总线周期由由2 2个时钟周期个时钟周期T1T1和和T2T2组成组成T1T1周期：发出地址信号、控制信号等周期：发出地址信号、控制信号等T2T2周期：进行数据传送周期：进行数据传送PentiumPentium还支持猝发还支持猝发传送总线周期传送总线周期能够更加快速地读取存储器中的数据或代码。能够更加快速地读取存储器中的数据或代码。猝发传送是从猝发传送是从连续的存储单元中获取数据连续的存储单元中获取数据在在T1T1周期提供首个单元的周期提

47、供首个单元的地址，接着地址，接着4 4个个T2T2周期周期读取读取4 4个个6464位数据位数据2-1-1-12-1-1-1猝发传送：猝发传送：5 5个时钟个时钟3232字节数据传输字节数据传输Pentium的总线周期Pentium的总线周期5.5 5.5 微机系统总线微机系统总线随着微机的广泛应用，各种随着微机的广泛应用，各种内、外总线内、外总线标准标准层出不穷层出不穷S-100S-100总线总线第一个标准化的微机总线第一个标准化的微机总线美国美国MITSMITS公司于公司于19751975年提出年提出使用使用100100根信号线，后成为根信号线，后成为IEEE 696IEEE 696总线标

48、准总线标准STDSTD总线总线美国美国Pro-logPro-log公司于公司于19781978年推出年推出面向工业控制领域的总线标准面向工业控制领域的总线标准19871987年年STDSTD被确定为被确定为IEEE 961IEEE 961标准标准5.5.1 PC5.5.1 PC机总线的发展机总线的发展1616位位PCPC机：单总线结构机：单总线结构IBM PCIBM PC机和机和IBM PC/XTIBM PC/XT机的机的IBM PCIBM PC总线总线IBM PC/XTIBM PC/XT机的机的IBM ATIBM AT总线，即总线，即ISAISA总线总线早期早期3232位位PCPC机机推出了

49、与推出了与MCAMCA总线竞争的总线竞争的EISAEISA总线（扩展总线（扩展 ISAISA总线）总线）3232位局部总线位局部总线VESAVESA当前当前3232位位PCPC机：多总线结构机：多总线结构存储总线存储总线系统总线：外设部件互连系统总线：外设部件互连PCIPCI、PCI-XPCI-X显示总线：图形加速接口显示总线：图形加速接口AGPAGP、PCI-EPCI-E外设接口：键盘接口、鼠标接口、并行打印机接口、串外设接口：键盘接口、鼠标接口、并行打印机接口、串行通信接口，通用串行接口行通信接口，通用串行接口USBUSB，IEEE 1394IEEE 1394接口接口ISA总线总线PC总线

50、总线USB总线总线 PC PC机上的总线机上的总线5.5.2 ISA5.5.2 ISA总线总线1616位系统总线，用于位系统总线，用于IBM PC/ATIBM PC/AT及其兼容机及其兼容机由前由前6262引脚（引脚（A A和和B B面）和后面）和后3636引脚（引脚（C C和和D D接接面）两个插槽组成：面）两个插槽组成：1.1.IBM PCIBM PC机和机和IBM PC/XTIBM PC/XT机的机的IBM PCIBM PC总线总线前前6262个信号，其中个信号，其中8 8位数据总线、位数据总线、2020位地址总线位地址总线时钟频率时钟频率4.77MHz4.77MHz，4 4个时钟周期传

51、送个时钟周期传送8 8位数据位数据2.2.IBM ATIBM AT机增加部分机增加部分后后3636个信号，个信号，1616位数据引脚和位数据引脚和2424位地址引脚位地址引脚8MHz8MHz总线频率，总线频率，2 2个时钟周期传送个时钟周期传送1616位数据位数据1. 1. 数据和地址线数据和地址线SD15SD15SD0SD0：1616位双向数据信号线位双向数据信号线SBHESBHE：高字节：高字节允许信号。允许信号。当其为低电平时，表示数据总线正传送高字节当其为低电平时，表示数据总线正传送高字节SD15-SD8SD15-SD8SA19SA19SA0SA0：低：低2020位经过锁存输出的地址位

52、经过锁存输出的地址线线I/OI/O操作只使用低操作只使用低1616位位LA23LA23LA17LA17：高：高7 7位可锁存地址信号位可锁存地址信号线线与系统总线与系统总线AS19-SA0AS19-SA0，一起提供，一起提供2424位地址位地址16位数据位数据总线支持总线支持16位和位和8位设备位设备24位地址总线寻址位地址总线寻址16MB主存空间主存空间2. 2. 读写控制线读写控制线BALEBALE：缓冲地址锁存：缓冲地址锁存允许允许(Buffered ALE)(Buffered ALE)指示指示CPUCPU总线周期总线周期, ,其下降沿可以用于锁存地址其下降沿可以用于锁存地址IORIOR

53、* *，IOWIOW* *：I/OI/O读和读和I/OI/O写信号写信号MEMRMEMR* *，SMEMRSMEMR* *：存储器读：存储器读MEMWMEMW* *，SMEMWSMEMW* *：存储器写：存储器写MEMCS16MEMCS16* *：当前数据传送是：当前数据传送是1616位存储器总线周期位存储器总线周期IOCS16IOCS16* *：当前的数据传输是：当前的数据传输是1616位位I/OI/O总线周期总线周期I/O CH RDYI/O CH RDY：I/OI/O通道准备好输入信号通道准备好输入信号0WS0WS* *：零等待状态（：零等待状态（Zero Wait StateZero

54、Wait State）3. 3. 中断请求线中断请求线IRQ3IRQ3IRQ7IRQ7，IRQ9IRQ9IRQ12IRQ12，IRQ14IRQ14，IRQ15IRQ15可屏蔽中断请求可屏蔽中断请求信号信号优先级从高到低顺序为：优先级从高到低顺序为：IRQ9IRQ9IRQ12IRQ12，IRQ14IRQ14，IRQ15IRQ15，IRQ3IRQ3IRQ7IRQ71616位位PCPC机的可屏蔽中断由两个机的可屏蔽中断由两个8259A8259A终端控终端控制器管理制器管理，共有共有1616个请求引脚个请求引脚IRQ0IRQ0和和IRQ1IRQ1用于系统主机板的时钟和键盘中断用于系统主机板的时钟和键盘

55、中断IRQ2IRQ2用于两个中断控制器连接用于两个中断控制器连接IRQ8IRQ8用于实时时钟用于实时时钟IRQ13IRQ13连接数值协处理器连接数值协处理器其余引向系统总线，有些已分配给系统外设其余引向系统总线，有些已分配给系统外设4. DMA4. DMA传送控制线传送控制线ISAISA总线支持总线支持DMADMA操作操作当进行当进行DMADMA操作时，原来由处理器控制的读操作时，原来由处理器控制的读写控制信号由系统板上的写控制信号由系统板上的DMADMA控制器驱动，控制器驱动，地址总线也是由其输出存储器地址地址总线也是由其输出存储器地址从从I/OI/O端口读出的数据将写到那里或者从那端口读出

56、的数据将写到那里或者从那里读出的数据输出给里读出的数据输出给I/OI/O端口端口4. DMA4. DMA传送控制线传送控制线AENAEN：地址允许：地址允许，高有效输出信号，高有效输出信号它由它由DMADMA控制器发出，高有效说明此时正由控制器发出，高有效说明此时正由DMADMA控制器控制系统总线进行控制器控制系统总线进行DMADMA传送。传送。DRQ0DRQ0DRQ3DRQ3，DRQ5DRQ5DRQ7DRQ7：DMADMA请求请求DACK0DACK0* *DACK3DACK3* *, ,DACK5DACK5* *DACK7DACK7* *：DMADMA响响应应T/CT/C：计数结束信号，表示

57、：计数结束信号，表示DMADMA传送结束传送结束MASTERMASTER* *：主设备，低有效输入信号主设备，低有效输入信号1616位位PCPC机的共有机的共有8 8个个DMADMA通道通道DRQ0DRQ0DRQ3DRQ3用于用于8 8位位DMADMA传送传送DRQ5DRQ5DRQ7DRQ7用于用于1616位位DMADMA传送传送DRQ4DRQ4已经用于连接两个已经用于连接两个DMADMA控制器控制器5. 5. 其他信号线其他信号线RESET DRVRESET DRV：复位驱动：复位驱动信号，输出，高有效信号，输出，高有效系统输出的复位信号，表示系统正处于复位状态，而不系统输出的复位信号，表示

58、系统正处于复位状态，而不是要求系统复位的输入信号是要求系统复位的输入信号REFRESHREFRESH* *：刷新，表示系统正在进行刷新，表示系统正在进行DRAMDRAM刷新刷新I/OCH CKI/OCH CK* *：I/OI/O通道校验通道校验OSCOSC：晶振频率脉冲：晶振频率脉冲输出输出14.31818MHz14.31818MHz的主振频率信号的主振频率信号CLKCLK：系统时钟：系统时钟IBM PCIBM PC总线输出总线输出4.77MHz4.77MHzIBM ATIBM AT总线采用总线采用6 6，8 8，1010或或12MHz12MHz3232位位PCPC机的时钟频率是机的时钟频率是

59、8.33MHz8.33MHz5V5V、5V5V、12V12V、12V12V：电源：电源GNDGND：地线：地线5.5.3 PCI5.5.3 PCI总线总线IntelIntel公司提出，公司提出，PCIPCI联盟联盟SIGSIG支持支持与处理器无关与处理器无关集中式总线仲裁、支持多处理器系统集中式总线仲裁、支持多处理器系统通过桥电路兼容通过桥电路兼容ISA/EISAISA/EISA总线总线具有即插即用的自动配置能力等具有即插即用的自动配置能力等共共9494个引脚个引脚PCI 1.0PCI 1.0版：版：3232位数据总线、位数据总线、33MHz33MHz时钟频率时钟频率PCI 2.0PCI 2.

60、0版：版：6464位数据总线、位数据总线、33MHz33MHz时钟频率时钟频率PCI 2.1PCI 2.1版：版：6464位数据总线、位数据总线、66MHz66MHz时钟频率时钟频率1. PCI1. PCI总线信号总线信号地址和数据引脚地址和数据引脚AD31:0AD31:0，AD63:32AD63:32：6464位地址和数据复用信号位地址和数据复用信号C/BE3:0#C/BE3:0#，C/BE7:4#C/BE7:4#：命令和字节有效复用信号：命令和字节有效复用信号PARPAR，PAR64PAR64：奇偶校验信号：奇偶校验信号接口控制引脚接口控制引脚FRAME#FRAME#：帧信号，表示总线周期