基于CPLD_FPGA的三相SPWM波形发生器的设计与实现(精)

1、本页已使用福昕阅读器进行编辑。 福昕软件（），版权所有， 仅供试用。第18卷第3期梧州学院学报 No.3 Vol.182008年 6月 JOURNAL OF WUZHOU UNIVERSITY Jun.2008 基于的三相 SPWM 波形发生器的设计与实现 黄永庆 1，甘金明 2（1.2.梧州学院 现代教育技术中心，广西 梧州 543002）摘 要 该文介绍数字比较法生成 SPWM 的原理，利用 VHDL 语言描述 SPWM 波 形发生器的硬件结构，并在 FPGA 器件 EP1K30TC144-3实现三相 SPWM 波形发 生器实际系统，用此法实现的系统精度高、可靠性好。关键词 SPWM ；C

2、PLD/FPGA ；变频调速中图分类号 PT391.72 文献标识码 A 文章编号 1673-8535（2008）03-0036-06 The Design and Realization of 3 SPWM Generator Based onCPLD/FPGAHuang Yongqing1, Guan Jinming2（1.2. Modern Education Technology Center, Wuzhou University, Wuzhou 543002, China）Abstract:This paper deals with the principle of generati

3、ng SPWM by digital comparator,and discribs the architecture of SPWM waveform generator with VHDL language. The real system of 3 SPWM wavefortomr gise ancehraieved via the FPGAdevice-EP1K30TC144-3,the system which is achieved in this way has high accuracy and reliability.Key words: SPWM; CPLD/FPGA; S

4、peed Control by Frequency Conversion 在工农业生产中广泛使用三相交流异步电动机，其调速比直流电机相对复杂。三 相交流异步电动机的调速技术主要采用交 直交变频调速技术。有 V/F 控制变 频调速和更高性能的矢量控制调速。交 直交 V/F 控制变频调速技术的核心采 用了正弦波脉宽调制（ SPWM）技术，通过改变 SPWM 的调制正弦波的频率和电 压实现电机的变频调速。研究如何利用大规模可编程器件 CPLD/FPGA 产生 SPWM 具有重要意义。1 正弦波脉宽调制（ SPWM ）SPWM 就是在对一个正弦波进行脉宽调制时，使脉冲系列的占空比按正弦规律来 排列。当

5、正弦值而脉冲间的间隔则较大，如下页图 1 所示。收稿日期： 2008-03-25361 本页已使用福昕阅读器进行编辑。福昕软件（），版权所 有，仅供试用。2008年第 3期梧 州学 院学报第 18卷生成 SPWM 率比正弦波高得多的三角波作载波，调制波和载波的交点决定的脉 冲宽度。如图 2 所示，调制信号为正弦波 UMsint，电压峰值为 UM ，载波信号三角波的 电压峰值为 US，周期为 Tc，并设定在每个三角波周期中只对正弦波采样一次， 如在 t1 时刻对正弦波进行采样，通过采样点作平行于时间轴的水平线，在周期 Tc内与三角波的交点为 E和F点，EF即为 SPWM的导通时间 ton=2to

6、n1，SPWM 的截止时间为 toff=TC-ton=2toff1 ，由图 2 可以得到： T? toff1=c-a ?4? （ 1）Tc+a? ton1=? 4?由于三角形 ABE 和三角形 ACD 相似，得：aTcUMsin t1（2）US解式（ 2），得到 a值，并代入式 （1）得：toff1=ton1Tc（1-Msin t1?）? 4 ? （ 3）Tc =（1+Msin t1?）? 4?在式（ 3）中： M=通常称为 SPWM 的模，模数 M 越大，相应的 SPWM 反映的正弦波电压越高 令三角波频率 fC 与正弦波频率 fS之比为载波比 N，则有：37本页已使用福昕阅读器进行编辑。福

7、昕软件（），版权所 有，仅供试用。2008年第 3期 黄永庆，甘金明：基于 CPLD/FPGA的三相 SPWM波形发生器的 设计与实现N=fC1= （4） fSTCfSt1=kTC （k=0,1,2,.,N-1） （5）式（5）中， k为采样序号，因此，式 （3）中的 t1变成:2kt1=2 fSt1=2 fSkT（C6=）N式（6）代入式（ 3）可以得到 ton1 的计算公式 :T2k（7）onC（1+MsinN根据式（ 7）,只要知道 TC、M 和 N，就可求出 SPWM 的半脉宽 ton1，利用 CPLD/FPGA 实现 SPWM，只要求出 ton1 的值即可。2 CPLD/FPGA 实

8、现 SPWMCPLD（Complex Programmable Logic Device）/FPGA（Field Programmable Gate Array） 是大规模可编程逻辑器件，利用硬件描述语言 HDL （Hardware Description Language）为系统逻辑进行描述，并通过一系列的逻辑仿真、综合生成系统结构 配置文件，下载到 CPLD/FPGA 中，从而实现既定的电子线路系统的功能。 340-47按式（ 7）计算出一个正弦波周期内 N个采样点的 ton1值，作者利用 DELPHI 语 言编程计算 N 个采样值，并可以将计算值转换成 Quartus II 能接受的 m

9、if （Memory Initialization File ）数据格式或 Intel 的 hex 十六进制数据格式，存放 ROM 中，再利用一个计数器作地址发生器对 ROM 中的采样值读出，并和另一 SPWM 波形，实现框图如图 3所示。在这里，得到的是三相 SPWM 波形，在 ROM 中只需存放一相（如 A1 个正弦波周期内 N 个采样点的 ton1 的值，另外两 相（B、C 相）的数据可以根据三相电两两相位差为 120度的特点，由 A 相数据 的地址加上适当的偏移量读同一 ROM 中的数据获得。（1）一个正弦波周期采样样本数据个数： N=126。38 本页已使用福昕阅读器进行编辑。 福昕

10、软件（），版权所有， 仅供试用。2008年第 3期梧 州学 院学报第 18卷（2）输出 SPWM对应的正弦波频率 fS范围： 0.564Hz；步进量： 0.5Hz；对应 的频率控制字 Din 取值范围： 1 128；（3）主时钟频率： fCLK=8.257536MHz 。样本个数取 N=126的目的是使数据地址能被 3整除，以便三相可共用 ROM 数 据，而产生相位差严格为 120度的三相 SPWM。数据在 ROM 中存放地址从 0到 125共占 126个字节。以 A 相为参考，在某一时刻若 A 相输出数据地址为 AddressA，则 B 相要输出数据的地址便是 AddressA+B_offs

11、et，同理， C 相要输出 的数据地址便是 AddressA+C_offset，为了得到 A、B、C 三相之间相位差为 120 度的三相交流电，在此， B_offset=126/3=42， C_offset=126 2/3=84。 为满足输出 SPWM 对应的正弦波频率 fS 范围和步进量的要求，并方便控制输出 频率，设计中采用相位累加器 3338，使输出频率正比于主时钟 CLK 频率和相位 增量 Din（频率控制字）之积，相位累加器的寄存器 Q1取24位 Q123.0，Q1 除了具有相位累加器寄存器的功能之外，其中的最高7 位 Q123.17还提供 ROM基地址， Q116作为内部时钟 CL

12、K1 控制可逆计数器 Q2 的方向和状态机的控 制，Q17作为内部时钟 CLK512 驱动可逆计数器 Q2，在相位累加器的频率控制 字 Din 128的情况下，内部时钟 CLK512 与 CLK1 的频率有着严格关系，即： fCLK512=512fCLK1 ，使可逆计数器 Q2 能在 CLK1 控制下对 CLK512 重复进行 02550的计数，把产生相当于三角波的数据送到数据比较器，其时序波形 如下页图 4所示。图中显示出了 A 相的比较寄存器 A_R1的值为 150时（图中的 水平虚线表示）产生 SPWM A 的过程。在 CLK1 时钟的下降沿，图 3 中的所有比 较寄存器 X_R1（X取

13、 A、B、C，下同。）的值从中间寄存器 X_R0中通过状态 机控制得到更新， X_R1的值和 Q2计数值进行比较产生 SPWM。以 A_R1为例： Q2在CLK1 为低电平期间对 CLK512脉冲进行加法计数，计数值从 0开始递增计 数，当 Q2的值小于 A_R1时，比较器 CompA的SPWM A 输出高电平， SPWM/A 输出低电平， SPWM A 高电平持续的时间为 ton1=A_R1-1个 CLK512 脉 冲周期。随着 Q2计数值的增大，当 Q2等于 A_R1时，比较器 CompA的 SPWM A 和 SPWM/A 均输出低电平，此时正好生成一个死区输出控制，死区持续时间为 一个

14、CLK512脉冲的周期。 Q2计数值继续增大，当 Q2大于 A_R1时，比较器 CompA 的 SPWM A 输出低电平，而 SPWM/A 输出高电平。 Q2=255时停止加计 数，在 CLK512 的第 256个脉冲到来时， CLK1 同时由低电平变成高电平， Q2 转 为减法计数，计数值从 255 开始进行递减计数，在减计数过程中，同样以加计数 时的比较规则对 Q2和 A_R1 进行数据比较，继续生成 SPWM，当 Q2递减至 0时 停止计数，此时， CLK1 又由高电平变成低电平，重复前一过程。 Q2 由 0加计数 到 255又从 255减计数到 0，其周期为 TC，在 TC 内通过比较

15、即在数字三角波采样周期 TC时间内， SPWM脉冲宽度 ton=2ton1，产生 2个 ton1时间的 SPWM A 高电平，A 相 SPWM A 波形如下页图 4 最后一组所示，其余两相数据比较器工作原理与 CompA 类似。由于取 N=126，因此， Q123.17提供的 ROM 地址在主时钟 CLK 和频率控制字 Din 的作用下，在 0到 125之间变化，相位累加寄存器 Q1的最大值为 16515071 （即 1111 1011 1111 1111 1111 1111B），根据相位累加器的输出频率计算公式， 得到输出正弦波的频率 fS 与主时钟频率 fCLK 的关系如下： fS=Din

16、 fCLK （8） 16515071+1392008年第 3期 黄永庆，甘金明：基于 CPLD/FPGA的三相 SPWM波形发生器的 设计与实现根据式（ 8）1到128变化时，输出 SPWM对应的正弦波频率 fS从 0.5Hz变化到 64Hz，步进量为 0.5Hz，符合设计要求。在实际使用中，FSM 状态机的作用是使三相分时主时钟频率 fCLK=8.257536MHz 可以用其他频率 通过适当的分频获得。共享 ROM 的脉宽数据，分时装载 A、B、C 相的脉宽数据到中间寄存器 X_R0， 再在 CLK1 的下降沿把 X_R0的数据送到比较寄存器 X_R1与 Q2进行比较获得 SPWM 波形。图

17、 5显示了 Din=128时三相 SPWM 波形的仿真结果图形，图 6则 显示了数字比较器工作时序及 SPWM 导通、死区、截止时间的波形细节，仿真 成功。数字比较器的 VHDL 描述如下： 图 5 三相 SPWM 波形的仿真波形pComp_A: Process(clk,Q2) -数据比较器 Avariable temp:Std_Logic_vector(1 downto 0);Beginif Q2A_R1 then temp:=10; elsif Q2=A_R1 then temp:=00;402008年第 3期梧 州学 院学报第 18卷 elsif Q2A_R1 then temp:=01

18、;end if;if clkevent and clk=1 then -锁存后输出 , Aout=temp(0); - 避免产生毛剌 NAout=temp(1);end if;End Process pComp_A;全部描述经过逻辑综合生成 EP1K30TC144-3 的结构配置文件，下载到器件中， 经实际测试，参数达到设计要求，实现了 SPWM 波形发生器。4 结论 利用 CPLD/FPGA 实现的 SPWM 波形发生器具有频率稳定、变频容易、频率步进 值准确等优点。本文只介绍了一种模值 M 的 SPWM 的实现。要实现 M 值可变， 方法有两种：一种是增加 ROM 中不同 M 值的数据；另一种是在 FPGA 中设计能 完成算法的结构，直接计算不同 M 值的 SPWM 数据。M 值可变的 SPW