组合逻辑电路-数字部分

1、第三章 组合逻辑电路一、组合电路的特点一、组合电路的特点= F0（I0、I1, In - - 1）= F1（I0、I1, In - - 1）= F1（I0、I1, In - - 1）)( )(nntIFtY 1. 逻辑功能特点逻辑功能特点 电路在任何时刻的输出状态只取决于该时刻的输入电路在任何时刻的输出状态只取决于该时刻的输入 状态，而与原来的状态无关。状态，而与原来的状态无关。2. 电路结构特点电路结构特点(1) 输出、输入之间输出、输入之间没有反馈延迟没有反馈延迟电路电路(2) 不包含记忆性元件不包含记忆性元件( (触发器触发器) )，仅由，仅由门电路门电路构成构成I0I1In-1Y0Y1

2、Ym-1组合逻辑组合逻辑电路电路二、组合电路逻辑功能表示方法二、组合电路逻辑功能表示方法真值表，卡诺图，逻辑表达式，时间图真值表，卡诺图，逻辑表达式，时间图( (波形图波形图) )三、组合电路分类三、组合电路分类1. 按逻辑功能不同：按逻辑功能不同：加法器加法器 比较器比较器 编码器编码器 译码器译码器 数据选择器和分配器数据选择器和分配器 只读存储器只读存储器2. 按开关元件不同：按开关元件不同：CMOS TTL3. 按集成度不同：按集成度不同：SSI MSI LSI VLSI3. 1 组合电路的分析方法和设计方法组合电路的分析方法和设计方法3. 1. 1 组合电路的基本分析方法组合电路的基

3、本分析方法一、一、分析步骤分析步骤逻辑图逻辑图逻辑表达式逻辑表达式化简化简真值表真值表说明功能说明功能分析目的：分析目的：(1) 确定输入变量不同取值时功能是否满足要求；确定输入变量不同取值时功能是否满足要求；(3) 得到输出函数的标准与或表达式，以便用得到输出函数的标准与或表达式，以便用 MSI、 LSI 实现；实现；(4) 得到其功能的逻辑描述，以便用于包括该电路的系得到其功能的逻辑描述，以便用于包括该电路的系 统分析。统分析。(2) 变换电路的结构形式变换电路的结构形式( (如：如：与或与或 与非与非-与非与非)；二、二、分析举例分析举例 例例1 1 分析图中所示电路的逻辑功能分析图中所

4、示电路的逻辑功能CABCBABCAABCY CBAABC CBAABC 表达式表达式真值表真值表A B CY0 0 00 0 10 1 00 1 1A B CY1 0 01 0 11 1 01 1 111000000功能功能判断输入信号极性是否相同的电路判断输入信号极性是否相同的电路 符合电路符合电路YABC&1 解解 例例 2 分析图中所示电路的逻辑功能，输入信号分析图中所示电路的逻辑功能，输入信号A、B、C、D是一组二进制代码。是一组二进制代码。&ABCDY 解解 1. 逐级写输出函数的逻辑表达式逐级写输出函数的逻辑表达式WXBABABAW CWCWCWX DXDXDXY &ABCDYWX

5、2. 化简化简BABABABABAW ABCCBACBACBACWCWX DCABCDBABCDADCBADABCDCBADCBADCBADXDXY3. 列真值表列真值表A B C DA B C DYY0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111111111000000004. 功能说明：功能说明：当输入四位代码中当输入四位代码中 1 的个数为奇数时输出的个数为奇数时输出为为 1，为偶数时输出为，为偶数时输出为

6、0 检奇电路检奇电路。DCABCDBABCDADCBADABCDCBADCBADCBADXDXY3.1.2 组合电路的基本设计方法组合电路的基本设计方法一、一、 设计步骤设计步骤逻辑抽象逻辑抽象列真值表列真值表写表达式写表达式化简或变换化简或变换画逻辑图画逻辑图逻辑抽象：逻辑抽象：1. 根据根据因果关系因果关系确定输入、输出变量确定输入、输出变量2. 状态赋值状态赋值 用用 0 和和 1 表示信号的不同状态表示信号的不同状态3. 根据功能要求列出根据功能要求列出真值表真值表 根据所用元器件根据所用元器件( (分立元件分立元件 或或 集成芯片集成芯片) )的情况将的情况将函数式进行化简或变换。函

7、数式进行化简或变换。化简或变换：化简或变换：（1）设定变量：）设定变量：二、二、 设计举例设计举例 例例 1 设计一个表决电路，要求输出信号的电平与设计一个表决电路，要求输出信号的电平与三个输入信号中的多数电平一致。三个输入信号中的多数电平一致。 解解 输入输入 A、B、C ， 输出输出 Y（2）状态赋值：）状态赋值：A、B、C = 0 表示表示 输入信号为低电平输入信号为低电平Y = 0 表示表示 输入信号中多数为低电平输入信号中多数为低电平1. 逻辑抽象逻辑抽象A、B、C = 1 表示表示 输入信号为高电平输入信号为高电平Y = 1 表示表示 输入信号中多数为高电平输入信号中多数为高电平2

8、. 列真值表列真值表ABCY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1000101113. 写输出表达式并化简写输出表达式并化简ABCCABCBABCAY 最简与或式最简与或式最简与非最简与非-与非式与非式ABACBCY ABACBC CABCBABC ABACBC 4. 画逻辑图画逻辑图 用与门和或门实现用与门和或门实现ABACBCY ABYC&ABBC1&AC 用与非门实现用与非门实现 ABACBCY & 例例2 2 设计一个监视交通信号灯工作状态的逻辑电路。设计一个监视交通信号灯工作状态的逻辑电路。正常情况下，红、黄、绿灯只有一个亮，否则视为故正常情

9、况下，红、黄、绿灯只有一个亮，否则视为故障状态，发出报警信号，提醒有关人员修理。障状态，发出报警信号，提醒有关人员修理。解解1、逻辑抽象、逻辑抽象GYR输入变量输入变量输出变量输出变量Z灯亮：灯亮： 用逻辑用逻辑1表示表示灯灭：灯灭： 用逻辑用逻辑0表示表示正常：正常： 用逻辑用逻辑0表示表示故障：故障： 用逻辑用逻辑1表示表示2、列真值表、列真值表G Y R Z 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 110010111Z ZG GY YR RG GY YR RG GY YR RG GY YR RG GY YR R3、写函数输出式，并化简、写函数输出式，

10、并化简 GYR0100 01 11 1011111GRYRGYRYGZ 4. 画逻辑图画逻辑图GRYRGYRYGZ &11GRYZGY11RYG&YRGR 例例33某董事局有一位董事长和三位董事进行表决，当某董事局有一位董事长和三位董事进行表决，当满足以下条件时决议通过：有三人或三人以上同意；或满足以下条件时决议通过：有三人或三人以上同意；或者有两人同意，但其中一人必须是董事长。试用与门和者有两人同意，但其中一人必须是董事长。试用与门和或门设计满足上述要求的表决电路。或门设计满足上述要求的表决电路。 解解 1 1逻辑抽象逻辑抽象用变量用变量A A、B B、C C、D D表示表示输入输入: :A

11、 A代表代表董事长董事长; ; B B、C C、D D代表代表董事。董事。用用L L表示表示输出。输出。 (2) (2) 状态赋值。状态赋值。 A A、B B、C C、D D0,0,表示表示不同意决议；不同意决议；A A、B B、C C、D D1,1,表示表示同意决议。同意决议。L=0,L=0,表示表示决议没有被董事局通过；决议没有被董事局通过；L=1,L=1,表示表示决议被董事局通过。决议被董事局通过。(1) (1) 设定变量。设定变量。L = AB + AC + AD + BCD 10 11 01 00 CD 00 01 11 10 AB 0 0 0 0 0 0 1 0 1 1 1 1 0

12、 1 1 1 L 输输 入入出出ABCDL00000001001000110100010101100111输输 入入出出ABCDL1000100110101011110011011110111101111111 2 2 列出真值表列出真值表 3 3 写函数表达式写函数表达式并化简并化简 BCDABAD00000001ACimL)15,14,13,12,11,10, 9 , 7( 4 4 画出逻辑电路图画出逻辑电路图 L = AB + AC + AD + BCDABLC&ABAC1&ADD&BCD例例4某设备有开关某设备有开关A、B、C，要求：要求：只有开关只有开关A接通的条件下，开关接通的条件

13、下，开关B才能接通；开关才能接通；开关C只有在开只有在开关关B 接通的条件下才能接通。违反这一规程，则接通的条件下才能接通。违反这一规程，则发出报警信号。设计一个由发出报警信号。设计一个由与非门与非门组成的能实现组成的能实现这一功能的报警控制电路。这一功能的报警控制电路。解解： 1 逻辑抽象逻辑抽象（1）设定变量）设定变量用用A、B、C表示表示三个开关的接通状态三个开关的接通状态用用F表示表示是否违反操作规程是否违反操作规程（2）状态赋值）状态赋值用用A、B、C=0,表示表示开关未接通；开关未接通；用用A、B、C=1,表示表示开关接通开关接通用用F=0，表示表示正常操作正常操作用用F=1，表示

14、表示违反操作规程违反操作规程2 列真值表列真值表ABCF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101110100CBABCACBACBAF3 写函数表达式并化简写函数表达式并化简CBBAFCBBACBBA CBBAF4 画逻辑电路图画逻辑电路图ABCABF&BA&CB解解 1. 1. 逻辑抽象。逻辑抽象。 用用A A、B B、C C表示三台设备工作状态，作为表示三台设备工作状态，作为输入。输入。用用X X、Y Y表示两台发电机工作状态，作为表示两台发电机工作状态，作为输出。输出。 例例55某工厂有某工厂有A A、B B、C C三台设备，其中三台设备，其中

15、A A和和B B的功率的功率相等，相等，C C的功率是的功率是A A的两倍。这些设备由的两倍。这些设备由X X和和Y Y两台发电两台发电机供电，发电机机供电，发电机X X的最大输出功率等于的最大输出功率等于A A的功率，发电的功率，发电机机Y Y的最大输出功率是的最大输出功率是X X的三倍。的三倍。要求设计要求设计一个逻辑电一个逻辑电路，能够根据各台设备的运转和停止状态，以最节约路，能够根据各台设备的运转和停止状态，以最节约能源的方式启、停发电机。能源的方式启、停发电机。 (1) (1) 设定变量。设定变量。(2) (2) 状态赋值。状态赋值。 A A、B B、C C0,0,表示表示设备不工作

16、；设备不工作；A A、B B、C C1,1,表示表示设备工作。设备工作。X X、Y=0,Y=0,表示表示发电机不发电；发电机不发电；X X、Y=1,Y=1,表示表示发电机发电。发电机发电。 2. 2.列出真值表列出真值表 输 入输 出A B C XY0000010100111001011101110 00 11 00 11 00 10 11 1 3. 3.列函数表达式，并化简列函数表达式，并化简 ABCCBACBAXABCCABCBABCACBAY 0 1 1 0 0 1 1 1 Y 0 0 0 1 1 0 1 0 A BC X 0 1 11 10 01 00 A BC 0 1 11 10 0

17、1 00 ABCCBACBAX Y = AB + C ABCCBACBAXABCCABCBABCACBAY利用卡诺图化简利用卡诺图化简 A B C 1 & 1 X 1 & 1 1 & & 1 1 Y 4) 4) 画出逻辑图。画出逻辑图。 ABCCBACBAXY = AB + C 3.2 加法器和数值比较器加法器和数值比较器3.2.1 加法器加法器一、半加器和全加器一、半加器和全加器1. 半加器半加器（Half Adder）两个两个 1 位二进制数相加不考虑低位进位。位二进制数相加不考虑低位进位。iiBA iiCS 0 00 11 01 10 01 01 00 1iiiiiBABAS iiiBA

18、C 真真值值表表函数式函数式BA Ai+Bi = Si (和和) Ci (进位进位)逻逻辑辑图图曾曾用用符符号号国国标标符符号号半加器半加器（Half Adder）Si&AiBi=1CiCOSiAiBiCiHASiAiBiCiiiiiiBABAS iiiBAC 函函数数式式BA 2. 全加器全加器（Full Adder）两个两个 1 位二进制数相加，考虑低位进位。位二进制数相加，考虑低位进位。 Ai + Bi + Ci -1 ( 低位进位低位进位 ) = Si ( 和和 ) Ci ( 向高位进位向高位进位 )1 0 1 1 - A 1 1 1 0- B+- 低位进位低位进位100101111真

19、真值值表表1-1-1-1- iiiiiiiiiiiiiCBACBACBACBAS 1111- - - - - iiiiiiiiiiiiiCBACBACBACBAC标准标准与或式与或式A B Ci-10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1SiCiA B Ci-1SiCi0 01 01 00 11 00 10 11 1- S高位进位高位进位0卡诺图卡诺图全加器全加器（Full Adder）ABC0100 01 11 101111SiABC0100 01 11 101111Ci圈圈 “ 0 ”1111 - - - - - iiiiiiiiiiiiiCBACB

20、ACBACBAS11- - - iiiiiiiCBCABAC1-1-1-1- iiiiiiiiiiiiiCBACBACBACBAS 11- - - iiiiiiiCBCABAC最简与或式最简与或式圈圈 “ 1 ”逻辑图逻辑图(a) 用用与门与门、或门或门和和非门非门实现实现曾用符号曾用符号国标符号国标符号COCISiAiBiCi-1CiFASiAiBiCi-1Ci&1111AiSiCiBiCi-11(b) 用用与或非门与或非门和和非门非门实现实现1111 - - - - - iiiiiiiiiiiiiCBACBACBACBAS11- - - iiiiiiiCBCABAC&1&1111CiSiA

21、iBiCi-13. 集成全加器集成全加器TTL：74LS183CMOS：C661双全加器双全加器1 2 3 4 5 6 714 13 12 11 10 9 8VDD 2Ai2Bi 2Ci-1 1Ci 1Si 2Si 1Ci-1 2Ci 1Ai1Bi VSS VCC 2Ai2Bi 2Ci-1 2Ci 2Si VCC 2A 2B 2CIn 2COn+1 2F1A1B 1CIn1FGND1Ai1Bi1Ci-11Si地地1Ci1COn+1 二、加法器二、加法器（Adder）实现多位二进制数相加的电路实现多位二进制数相加的电路1. 4 位串行进位加法器位串行进位加法器特点：特点：电路简单，连接方便电路简

22、单，连接方便速度低速度低 = 4 tpdtpd 1位全加器的平均位全加器的平均 传输延迟时间传输延迟时间 01230123BBBBBAAAAA C0S0B0A0C0-1COS SCIC1S1B1A1COS SCIC2S2B2A2COS SCIC3S3B3A3COS SCI2. 超前进位加法器超前进位加法器 作加法运算时，总进位信号由输入二进制数直接作加法运算时，总进位信号由输入二进制数直接产生。产生。1000000)(- - CBABAC011111)(CBABAC 1000001111)()(- - CBABABABA特点特点优点：速度快优点：速度快缺点：电路比较复杂缺点：电路比较复杂1 )

23、(- - iiiiiiCBABAC1000000)(- - CBABAC 10000011111)()(- - CBABABABAC超前进位电路超前进位电路 S3 S2 S1 S0C3A3B3A2B2A1B1A0B0C0-1CICICICIC0C1C2集成芯片集成芯片CMOS：CC4008TTL： 74283 74LS283应用举例应用举例8421 BCD 码码 余余 3 码码3. 2. 2 数值比较器数值比较器（Digital Comparator）一、一、1 位数值比较器位数值比较器0 00 11 01 10 1 00 0 11 0 00 1 0真真值值表表函数式函数式逻辑图逻辑图 用用与

24、非门与非门和和非门非门实现实现Ai Bi Li Gi MiLi( A B )Gi( A = B )Mi( A BL = 1A = BM = 1A 100= 100= 100=100=010 001= 001= 001=001B = B3B2B1B0LGM4 4位数值比较器位数值比较器A3 B3 A2 B2 A1 B1 A0 B0&1&1&1&1&1&1&1 1&1&1&1 1 MLGA2A1B3A3B2B1B01 A0G = (A3 B3)(A2 B2) (A1 B1)(A0 B0)4 位数值比较器位数值比较器M = A3B3+ (A3 B3) A2B2 + (A3 B3)(A2 B2) A1

25、 B1+ (A3 B3)(A2 B2)(A1 B1) A0B0L = M+G1 位数值比较器位数值比较器3M3G2M2G1M1G0M0GAiMiBiAi BiAiBiLiGiAiBi&1&1&比比 较较 输输 入入级级 联联 输输 入入输输 出出A3B3A2B2A1B1A0B0AB FA B 001= 001= 001= 001=001001=010010=100100 100= 100 4 位集成数值比较器的真值表位集成数值比较器的真值表级联输入：级联输入：供扩展使用，一般接低位芯片的比较输出，即供扩展使用，一般接低位芯片的比较输出，即 接低位芯片的接低位芯片的 FA B 。扩展：扩展：级级

26、联联输输入入 集成数值比较器集成数值比较器 74LS85 (TTL) 两片两片 4 位位数值比较器数值比较器74LS85 AB74LS85 ABVCC A3 B2 A2 A1 B1 A0 B0B3 AB FAB FA=B FAB地地1 2 3 4 5 6 7 816 15 14 13 12 11 10 97485 74LS851 8 位位数值比较器数值比较器低位比较结果低位比较结果高位比较结果高位比较结果 FAB FAB B7 A7 B6 A6 B5 A5 B4 A4 B3 A3 B2 A2 B1 A1 B0 A0 比较输出比较输出CMOS 芯片设置芯片设置 A B 只是为了电路对称，不起判断

27、作用只是为了电路对称，不起判断作用B7 A7 B6 A6 B5 A5 B4 A4 FAB CC14585 ABB3 A3 B2 A2 B1 A1 B0 A0 FAB CC14585 AB 集成数值比较器集成数值比较器 CC15485(CMOS)扩展：扩展： 两片两片4 位位 8 位位VDDA3 B3 FAB FABA BA=BA1VSS1 2 3 4 5 6 7 816 15 14 13 12 11 10 9CC14585 C6631低位比较结果低位比较结果高位比较结果高位比较结果13. 3 编码器和译码器编码器和译码器3. 3. 1 编码器编码器（Encoder）编码：编码：用文字、符号或者

28、数字表示特定对象的过程用文字、符号或者数字表示特定对象的过程（用二进制代码表示不同事物）（用二进制代码表示不同事物）二进制编码器二进制编码器二二十进制编码器十进制编码器分类：分类：普通编码器普通编码器优先编码器优先编码器2nn104或或Y1I1Y2YmI2In代代码码输输出出信信息息输输入入编编 码码 器器 框框 图图一、二进制编码器一、二进制编码器用用 n 位二进制代码对位二进制代码对 N = 2n 个信号进行编码的电路个信号进行编码的电路3 位二进制编码器位二进制编码器(8 线线- 3 线线)编码表编码表函函数数式式Y2 = I4 + I5 + I6 + I7Y1 = I2 + I3+ I

29、6 + I7Y0 = I1 + I3+ I5 + I7输输入入输输出出 I0 I7 是一组互相排斥的输入变是一组互相排斥的输入变量，任何时刻只能有一个端输入有效量，任何时刻只能有一个端输入有效信号。信号。输输 入入输输 出出0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Y2 Y1 Y0I0I1I2I3I4I5I6I73 位位二进制二进制编码器编码器I0I1I6I7Y2Y1Y0I2I4I5I3优先编码：优先编码：允许几个信号同时输入，但只对优先级别最高允许几个信号同时输入，但只对优先级别最高的进行编码。的进行编码。优先顺序：优先顺序：I7 I0编码表编码表输输

30、入入输输 出出 I7 I6 I5 I4 I3 I2 I1 I0 Y2 Y1 Y0 1 1 1 1 0 1 1 1 0 0 0 1 1 0 1 0 0 0 1 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 1 0 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 0 1 0 0 0函数式函数式2. 3 位二进制优先编码器位二进制优先编码器45672IIIIY 245345671 IIIIIIIIY 12463465670 IIIIIIIIIIY 用用 4 位二进制代码对位二进制代码对 0 9 十个信号进行编码的电路十个信号进行编码的电路1. 8421 BC

31、D 编码器编码器2. 8421 BCD 优先编码器优先编码器3. 集成集成 10线线 -4线线优先编码器优先编码器（74147 74LS147）三、几种常用编码三、几种常用编码1. 二二-十进制编码十进制编码8421 码码 余余 3 码码 2421 码码5211 码码 余余 3 循环码循环码 右移循环码右移循环码循环码（反射码或格雷码）循环码（反射码或格雷码）ISO码码ANSCII（ASCII）码）码二、二二、二- -十进制编码器十进制编码器2. 其他其他二二-十进制十进制编码器编码器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y33.3.2 译码器译码器（Decoder）编码的逆过程

32、，将二进制代码翻译为原来的含义编码的逆过程，将二进制代码翻译为原来的含义一、二进制译码器一、二进制译码器 (Binary Decoder) 输入输入 n 位二位二进制代码进制代码如：如： 2 线线 4 线译码器线译码器 3 线线 8 线译码器线译码器4 线线 16 线译码器线译码器A0Y0A1An-1Y1Ym-1二进制二进制译码器译码器输出输出 m 个个信号信号 m = 2n1. 3位二进制译码器位二进制译码器 ( 3 线线 8 线线)真值表真值表函数式函数式0127AAAY 0120AAAY 0121AAAY 0122AAAY 0123AAAY 0124AAAY 0125AAAY 0126A

33、AAY A0Y0A1A2Y1Y73 位位二进制二进制译码器译码器012 AAA01234567 YYYYYYYY0 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1G1G2AG2BA2 A1A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7HHHHHHHHHHHHHHHHHHLHHHHHHHHHLLLLLLHHHH

34、HHHHLLLLHHLHHHHHHHLLLHLHHLHHHHHHLLLHHHHHLHHHHHLLHLLHHHHLHHHHLLHLHHHHHHLHHHLLHHLHHHHHHLHHLLHHHHHHHHHHL输入输入输出输出2. 集成集成 3 线线 8 线译码器线译码器 - 74LS138引脚排列图引脚排列图功能示意图功能示意图2B2A1 GGG、输入选通控制端输入选通控制端1G 022A1BGG或芯片芯片禁止禁止工作工作0 1221BAGGG且芯片芯片正常正常工作工作VCC 地地1324567816 15 14 13 12 11 10974LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0

35、A1 A2 G2A G2B G1 Y7 74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 G2A G2B G1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 3. 二进制译码器的级联二进制译码器的级联 两片两片3 线线 8 线线4 线线-16 线线Y0Y7Y8Y1574LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 G2A G2B G1高位高位Y7 A0 A1 A2 A3 74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 G2A G2B G1 低位低位Y7 10工作工作禁止禁

36、止有输出有输出无输出无输出 1禁止禁止工作工作无输出无输出有输出有输出0 78 15三片三片 3 线线- 8 线线5 线线 - 24 线线34 AA（1）（）（2）（）（3）输输 出出工工 禁禁 禁禁70 YY禁禁 工工 禁禁158 YY禁禁 禁禁 工工2316 YY0 00 11 01 1禁禁 禁禁 禁禁全为全为 174LS138 (1)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 G2A G2B G1 Y0Y7 Y774LS138 (3)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 G2A G2B G1Y16Y7 Y2374LS138 (2)Y0 Y1 Y2 Y

37、3 Y4 Y5 Y6 A0 A1 A2 G2A G2B G1Y8Y7 Y15A0A1A2A3A41功能特点：功能特点：输出端提供全部最小项输出端提供全部最小项4. 二进制译码器的主要特点二进制译码器的主要特点二、二二、二-十进制译码器十进制译码器(Binary-Coded Decimal Decoder)将将 BCD 码翻译成对应的码翻译成对应的十个十个输出信号输出信号集成集成 4 线线 10 线线译码器：译码器： 7442 74LS42输输 出出输输 入入0 1 1 1 1 1 1 1 1 11 0 1 1 1 1 1 1 1 11 1 0 1 1 1 1 1 1 11 1 1 0 1 1

38、1 1 1 11 1 1 1 0 1 1 1 1 11 1 1 1 1 0 1 1 1 11 1 1 1 1 1 0 1 1 11 1 1 1 1 1 1 0 1 11 1 1 1 1 1 1 1 0 11 1 1 1 1 1 1 1 1 01 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 11 1 1 1 1 1 1 1 1 10 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01

39、0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 1Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9A3 A2 A1 A04 4线线-10-10线译码器线译码器74427442真值表真值表32100AAAAY 32101AAAAY 32102AAAAY 32103AAAAY 32104AAAAY 32105AAAAY 32106AAAAY 32107AAAAY 32108AAAAY 32109AAAAY 二二-十进制十进制计数、编码计数、编码显示译码驱显示译码驱动器动器显示显示器件器件在数字系统中，常常需要将运算结果用在数字系统中，常常需要将

40、运算结果用人们习惯的十进制显示出来，这就要用到人们习惯的十进制显示出来，这就要用到显示译码器显示译码器。三、显示译码器三、显示译码器半导体显示半导体显示(LED)液晶显示液晶显示(LCD)共阳极共阳极每字段是一只每字段是一只发光二极管发光二极管数码显示器数码显示器aebcfgdabcdefgR+ 5 VYaA3A2A1A0+VCC+VCC显示显示译码器译码器共阳共阳YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000 低电平低电平驱动驱动0111000111110000

41、00000010010000100共阴极共阴极abcdefgR+5 VYaA3A2A1A0+VCC显示显示译码器译码器共阴共阴YbYcYdYeYfYg 高电平高电平驱动驱动00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgd2 2）段译码原理和七段显示译码驱动器段译码原理和七段显示译码驱动器 74487448CT7448CT7448七段译码器七段译码器输出高电平有效输出高电平有效共阴极共阴极七段码七段码显示器显示器

42、共阳极共阳极七段码七段码显示器显示器CT7447CT7447七段译码器七段译码器输出低电平有效输出低电平有效共阳极共阳极七段码七段码显示器显示器数数据据传传输输方方式式0110发送发送0110并行传送并行传送0110串行传送串行传送并并- -串转换：串转换：数据选择器数据选择器串串- -并转换：并转换：数据分配器数据分配器3. 4 数据选择器和分配器数据选择器和分配器接收接收0110 在发送端和接收端不需要在发送端和接收端不需要数据数据 并并-串串 或或 串串-并并 转换装置，转换装置，但每位数据各占一条传输线，当但每位数据各占一条传输线，当传送数据位数增多时，成本较高，传送数据位数增多时，成

43、本较高，且很难实现。且很难实现。3. 4. 1 数据选择器数据选择器 ( Data Selector )能够从能够从多路多路数据输入中数据输入中选择一路选择一路作为输出的电路作为输出的电路一、一、4 选选 1 数据选择器数据选择器输输入入数数据据输输出出数数据据选择控制信号选择控制信号A0Y4选选1数据选择器数据选择器D0D3D1D2A11. 工作原理工作原理0 0 0 1 1 0 1 1 D0D1D2D3D0 0 0D0D A1 A0 2. 真值表真值表D1 0 1D2 1 0D3 1 1Y D1D2D33. 函数式函数式 013012011010AADAADAADAADY 一、一、4 选选

44、 1 数据选择器数据选择器3. 函数式函数式013012011010AADAADAADAADY 4. 逻辑图逻辑图33221100 DmDmDmDm 1&11YA11A0D0D1D2D30 0 0 1 1 0 1 1 = D0= D1= D2= D3 二、集成数据选择器二、集成数据选择器1. 8 选选 1 数据选择器数据选择器74151 74LS151 74251 74LS251引引脚脚排排列列图图功功能能示示意意图图选通控制端选通控制端 SVCC 地地1324567816 15 14 13 12 11 10 974LS151D4 D5 D6 D7 A0 A1 A2 D3 D2 D1 D0 Y

45、 Y S74LS151D7A2D0A0A1SYY禁止禁止使能使能1 0 0 0 0D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D7 0 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 A2 A0 地址端地址端D7 D0 数据输入端数据输入端数数据据输输出出端端、 YY012701210120AAADAAADAAADY ，选选择择器器被被禁禁止止时时当当 1 S），选选择择器器被被选选中中（使使能能时时当当 0 S1 0 YY2. 集成数据选择器的扩展集成数据选择器的扩展两片两片 8 选选 1（74151）16 选选 1数据

46、选择器数据选择器A2 A1 A0 A3 D15 D81Y1S74151 (2)D7A2D0ENA0A1YY2D7 D074151 (1)D7A2D0ENA0A1SYY1低位低位高位高位0 禁止禁止使能使能0 70 D0 D7 D0 D7 1 使能使能禁止禁止D8 D15 0 D8 D15 0 四片四片 8 选选 1（74151）32 选选 1 数据选择器数据选择器1/2 74LS139SA4A3A2A1A0&Y74LS139 双双 2 线线 - 4 线译码器线译码器74151 (4)D7A2D0ENA0A1S4Y374151 (1)D7A2D0ENA0A1D0S1Y074151 (2)D7A2

47、D0ENA0A1S2Y174151 (3)D7A2D0ENA0A1S3Y2D7D8D15D16D23D24D311 1 1 1 1 0 7禁止禁止 禁止禁止 禁止禁止 禁止禁止 0 0 01 1 1 0 禁止禁止 禁止禁止 禁止禁止 使能使能 0 1禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 禁止禁止 1 01 1D0 D7 D8 D15 D16 D23 D24 D311 1 0 1 1 0 1 1 0 1 1 1 3. 4. 2 数据分配器数据分配器 ( Data Demultiplexer )将将 1 路路输入数据，根据需要

48、分别传送到输入数据，根据需要分别传送到 m 个个输出端输出端一、一、1 路路-4 路数据分配器路数据分配器数据数据输入输入数据输出数据输出选择控制选择控制0 00 11 01 11A0A3210 YYYYD 0 0 00 D 0 00 0 D 00 0 0 D01AAD 01AAD 01AAD 01AAD &Y0&Y1&Y2&Y31A11A1DDA01 路路-4 路路数据分配器数据分配器Y0Y3Y1Y2A1真真值值表表函函数数式式逻辑图逻辑图二、集成数据分配器二、集成数据分配器用用 3 线线-8 线译码器线译码器可实现可实现 1 路路-8 路路数据分配器数据分配器数据输出数据输出 G1 数据输

49、入（数据输入（D） B22使能控制端、 GGA）数数据据输输出出（ 70DYY地址码地址码 数据输入数据输入( (任选一路任选一路) )。实现数据分配器的功能时 , 022BAGGG2A 数据输入（数据输入（D）数数据据输输出出（ 70DYY 21使能控制端、BGG。实现数据分配器的功能时 , 0 , 121BGGY7 74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 G2AG2B G1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y7 G1G2BG2AC BAY0 Y1 Y2 Y3 Y4 Y5 Y6 Y7LLHHHHHHHHHL

50、DLLLDHHHHHHHHLD LLHHDHHHHHHHLD LHLHHD HHHHHHLDLHHHHHDHHHHHLDHLLHHHHDHHHHLD HLHHHHHHDHHHLD HHLHHHHHHD HHLD HHHHHHHHHHD 输入输入输出输出7413874138译码器作为数据分配器时的功能表译码器作为数据分配器时的功能表( (以以G G2A2A作为数据输入作为数据输入) )思考：如果以思考：如果以G2BG2B作为输入时，功能表是怎样的？作为输入时，功能表是怎样的？3. 5 用用 MSI 实现组合逻辑函数实现组合逻辑函数3. 5. 1 用数据选择器实现组合逻辑函数用数据选择器实现组合逻

51、辑函数一、基本原理和步骤一、基本原理和步骤1. 原理：原理：选择器输出为标准与或式，含地址变量的选择器输出为标准与或式，含地址变量的全部最小项。例如全部最小项。例如 而任何组合逻辑函数都可以表示成为最小项之和而任何组合逻辑函数都可以表示成为最小项之和的形式，故可用数据选择器实现。的形式，故可用数据选择器实现。013012011010AADAADAADAADY 01270120AAADAAADY 4 选选 18 选选 12. 步骤步骤(1) 根据根据 n = k - 1 确定数据选择器的规模和型号确定数据选择器的规模和型号(n 选择器选择器地址码地址码，k 函数的函数的变量个数变量个数)(2)

52、写出函数的写出函数的标准与或式标准与或式和选择器和选择器输出信号表达式输出信号表达式(3) 对照比较确定选择器各个输入变量的表达式对照比较确定选择器各个输入变量的表达式 (4) 根据采用的根据采用的数据选择器数据选择器和和求出的表达式求出的表达式画出连画出连线图线图二、应用举例二、应用举例 例例 3.5.1 用数据选择器实现函数用数据选择器实现函数 解解 (2) 标准与或式标准与或式ABCCABCBABCAF ACBCABF (1) n = k - -1 = 3 - -1 = 2 可用可用 4 选选 1 数据选择器数据选择器 74LS153数据选择器数据选择器013012011010AADAA

53、DAADAADY (3) 确定输入变量和地址码的对应关系确定输入变量和地址码的对应关系令令 A1 = A, A0 = B01 BAABCBACBAF则则 D0 = 0 D1 =D2 = C D3 = 1方法一：公式法方法一：公式法ABDBADBADBADY3210 FA BY1/2 74LS153D3D2D1D0A1A0ST1C(4) 画连线图画连线图例例 3.5.3 用数据选择器实现函数用数据选择器实现函数 mZ148,9,10,12,3,4,5,6,7, 解解 (2) 函数函数 Z 的标准与或式的标准与或式DABCDCABDCBADCBADCBA BCDADBCADCBADCBACDBAZ

54、 8 选选 1012701210120AAADAAADAAADY (3) 确定输入变量和地址码的对应关系确定输入变量和地址码的对应关系(1) n = k-1 = 4-1 = 3若令若令A2 = A, A1= B, A0= C(4) 画连线图画连线图则则D2=D3 =D4 =1D0= 0用用 8 选选 1 数据选择器数据选择器 74LS151ZA B C1DD1D1=DDmDmDmmmmDmZ 7654321 11100 mDDDD 765Y 74LS151D7D6D5D4D3D2D1D0A2A1A0S方法一：公式法方法一：公式法3. 5. 2 用二进制译码器实现组合逻辑函数用二进制译码器实现组

55、合逻辑函数一、基本原理与步骤一、基本原理与步骤1. 基本原理：基本原理：二进制译码器又叫变量译码器或最小项二进制译码器又叫变量译码器或最小项译码器译码器,它的它的输出端提供了其输入变量的输出端提供了其输入变量的全部最小项全部最小项。0127AAAY 0120AAAY 0121AAAY 0, 1321 SSS0m 1m 7m 任何一个函数都可以任何一个函数都可以写成最小项之和的形式写成最小项之和的形式74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 2. 基本

56、步骤基本步骤(1) 选择集成二进制译码器选择集成二进制译码器(2) 写函数的标准与非写函数的标准与非-与非式与非式(3) 确认变量和输入关系确认变量和输入关系例例 3.5.5用集成译码器实现函数用集成译码器实现函数ACBCABZ 3(1) 三个输入变量，三个输入变量，选选 3 线线 8 线译码器线译码器 74LS138(2) 函数的标准与非函数的标准与非-与非式与非式CBABCACABABCZ 37653mmmm 7653mmmm (4) 画连线图画连线图 解解 (4) 画连线图画连线图(3) 确认变量和输入关系确认变量和输入关系CABAAA 012 令令76533YYYYZ CBABCACABABCZ 37653mmmm 则则74LS138Y0 Y1 Y2 Y3 Y4 Y5