四位前进位加法器设计剖析

1、 模拟集成电路分析与设计课程设计报告 题 目 4 位超前进位加法器设计 学院（部） 电控学院 专 业 电子科学与技术 班级 学生姓名 学号 当今，加法器的设计面临两大课题，首先是如何降低功 耗。随着便携式 IC 产品例如 MP3 播放器，手机和掌上电脑 等的广泛使用，要求 IC 工程师对现有运算模块的性能作进 一步改进，尤其是在电路的功耗和尺寸方面。由于现在相应 的电池技术难以和微电子技术的发展速度匹敌，这使得 IC 设计师遇到了许多限制因素， 比如高速， 大吞吐量， 小尺寸， 低功耗等。因此，这使得研究低功耗高性能加法单元持续升 温。另一方面就是如何提高加法器的运算速度。因为加法运 算存在进

2、位问题，使得某一位计算结果的得出和所有低于它 的位相关。因此，为了减少进位传输所耗的时间，提高计算 速度，人们设计了多种类型的加法器，如超前进位加法器曼 彻斯特加法器、进位旁路加法器、进位选择加法器等。它们 都是利用各位之间的状态来预先产生高位的进位信号，从而 减少进位从低位向高位传递的时间。 本文首先介绍了的加法器的类型以及其工作原理，然后 重点分析了超前进位加法器的组成结构、结构参数以及其工 作原理。分层设计了加法器的输入输出电路，并通过 tanner 软件进行仿真实验，从而验证了电路的准确信。 目录 第一章 设计目标 . 4 第二章 设计过程 4 2.1 电路设计基础原理 4 2.2 电

3、路各部分结构设计 .6 2.3 主要电路参数 16 第三章 电路图及其仿真 20 3.1 用于仿真的电路图 23 3.2 仿真网表 24 3.3 仿真波形 24 第四章 鸣谢及课设总结和体会 25 4.1 鸣谢 25 4.2 课设总结和体会 25 第五章 参考文献 26 第一章 设计目标 1. 根据电路原理图，给出电路的 CMOS晶体管级电路设计。具 体电路实现可以自由决定，如互补 CMOS结构，传输管结构，动 态电路等。 2. 手工计算推导晶体管的参数。注意：将电路分为输入级， 中间级和输出级三个模块进行处理。 3. 要求进行功耗分析，并给出电路速度和功耗之间的合理折 衷方案。 4.利用 E

4、DA工具完成电路仿真，并分析仿真结果。如与 手工计算结果存在误差，分析误差来源。 第二章 设计过程 2.1 电路设计基础原理 由全加器的真值表可得 Si和 Ci的逻辑表达式： 定义两个中间变量 Gi 和 Pi ： 当 Ai Bi 1时， Gi 1，由 Ci 的表达式可得 Ci 1，即产生 进位，所以 Gi 称为产生量变 。若 Pi 1，则 Ai Bi 0，Ci Ci-1 ， 即 Pi 1 时，低位的进位能传送到高位的进位输出端，故Pi 称为 传输变量，这两个变量都与进位信号无关。 将 Gi 和 Pi 代入 Si 和 Ci 得： 进而可得各位进位信号的逻辑表达如下： 错误！未找到引用源。 是低位

5、来的进位， 错误！未找到引用 源。 (i=n-1 ，n-2，错误！未找到引用源。 ，1，0)是向高位的进 位， 错误！未找到引用源。 是整个加法器的进位输入，而 错误！ 未找到引用源。 是整个加法器的进位输出。则 错误！未找到引用源。 (2-1) 错误！未找到引用源。 (2-2) 令： 错误！未找到引用源。 (2-3) 错误！未找到引用源。 (2-4) 则： 错误！未找到引用源。 (2-5) 只要 错误！未找到引用源。 ，就会产生向 i+1 位的进位，称 g 为 进位产生函数；同样，只要 错误！未找到引用源。 ，就会把 错误！ 未找到引用源。 传递到 i+1 位，所以称 p 为进位传递函数。把

6、 式(2-5)展开得到： 错误！未找到引用源。 (2-6) 根据逻辑表达式做出四位超前进位的加法器电路图(如图) 2.2 电路各部分结构设计 逻辑功能图中有 2输入异或门， 2输入与门， 3输入与门， 4 输入与门， 2 输入或门， 3 输入或门， 4 输入或门，将各个门反 别转化成其转化成 CMOS晶体管图如下： 异或门的 CMOS 电路原理图如下： 异或门的 CMOS 波形图如下： 两输入与门的 CMOS 电路原理图如下： 反相器的 CMOS 电路如下： 反相器的 CMOS 仿真波形如下： 四位超前进位加法器进位的逻辑电路图如下： 10 c1，c2， c3，c4的 CMOS 级电路原理图及

7、仿真 a.c1 的原理图 c1的仿真波形 11 的原理图 c2 的仿真波形 12 c.c3的原理图 13 c3 的仿真波形 14 c4 的原理图 15 c3 的仿真波形 2.3 主要电路参数的手工推导 16 选择路劲是 A3(B3) 到 S4，则按顺序依次经过一个 2 输入异 或门，一个 4 输入与非门，一个反相器，一个 4 输入的或非门， 一个反相器，一个 2 输入异或门 。 门的类型 个数 逻辑强度 g 寄生参数 P 2 输入异或门 2 4 4 4 输入与非门 1 6/3 4 4 输入或非门 1 9/3 4 反相器 2 1 1 N 逻辑努力 :G= gi =4*4*6/3*9/3*1*1=

8、96 1 电气努力 :F=Cout/Cin=5000 N 路径分支努力 :B= bi =4 1 总路径努力 :H=G*F*B=1920000 使延时最小的门努力： h=N H =11.15 比例系数 =1 延迟: tp=tp0( N Pj+N(NH) J1 扇出系数： fi = hi gi f1=2.788； f 2 =5.575； f 3=11.15； f4 =3.72； f5=11.15； f6 =2.788 尺寸系数 si=(g1s1) (fi) s1是最小反相器尺寸的 2 倍( XOR的 gij 1 bi nmos，pmos尺寸是 inv 的宽长比的两倍 ) 17s2 =1.394 s

9、1； s3 =25.09 s1 ； s4 =23.23 s1 ； s5 =84.57 s1 ； s6 =32.29 s1 功耗与器件尺寸（它影响实际电容） ,输入和输出上升下降 时间（它们决定了短路功耗） ，器件阈值和温度（它们影响漏电 功率）以及开关活动性密切相关。当一个门比较复杂是，受影响 最大的是动态功耗，可表示为 0 1CLVD2D f0 1； 0 1= p0p1 门的类型 输出反转概率 01 2 输入异或门 416 4 输入与非门 15(16 * 16) 4 输入或非门 15(16 * 16) 反相器 14 6 总的功耗 pdyn =0 1( j)CLVDD f0 1( j) ； j

10、1 其中 f0 1(j ) = 12tp 所以，要是功耗低，则翻转频率则会下降，延时就会增加；而减 少延时，翻转频率就会增大，同时就会增大功耗。所以，此刻应 该采取折中的思想，即使电路速度与功耗达到要求。 pdyn* tp =18.13 CL , ( CL =6.0fF) 当功耗等于延时时，达到折中。 pdyn =329.8(uw) ； t p =329.8 ( ps). 18 根据上节的电路器件尺寸，通过手工推导出电路要求设计的 各项指标。 并将计算出来的指标与要求进行对比。 如果实际电路未能达到设 计要求， 则还需返回上一节的计算和推动过程， 只至所设计电路 能符合题目要求。 第三章 电路

11、仿真 四位超前进位加法器门级电路原理图如下： 19 四位超前进位加法器门级电路分析设定如下： 四位超前进位加法器门级电路瞬态分析结果如下： 20 四位超前进位加法器门级电路瞬态分析波形图如下： 21 4.1 用于仿真的电路图 如下： 22 4.2 仿真网表 四位超前进位加法器门级电路分析设定如下： 4.3 仿真波形 四位超前进位加法器电路瞬态分析结果如下： 23 四位超前进位加法器门级电路瞬态分析波形图 如下： 24 数字集成电路的发展已有 40 年的历史 , 由最初的 SSI 到如今的 UVLSI, 其已步入深亚微米阶段。数字集成电路行 业的主体正在向 90nm 过渡 , 现已出现了 65nm 设计产品 , 同时 45nm 技术也已处于实验性生产。数字集成电路的发展 可谓是突飞猛进 , 随着数字集成电路复杂度的不断提升 , 作 为其技术手段的 EDA 工具在数字集成电路设计中起着至关 重要的作用 , 同时数字集成电路巨大的设计挑战也推动着 EDA 技术的发展与革新 11 。由此引发了 EDA 技术与数字 集成电路技术领域的不断创新 , 促其新技术辈出不断。 第五章 鸣谢及课设总结和体会 参考文献 1. David A.Hodge, Analysis and Des