第三章VHDL程序设计3案例

1、2021/7/413.9 3.9 基本逻辑电路设计基本逻辑电路设计2021/7/422021/7/432021/7/442021/7/452021/7/462021/7/472021/7/48library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity decoder is port(inp : in std_logic_vector(2 downto 0); outp : out std_logic_vector(7 downto 0); end decoder; architecture

2、 rtl of decoder is begin outp=shl(“00000001”, inp); end rtl;2021/7/49library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity decoder is port(inp : in std_logic_vector(2 downto 0); outp : out std_logic_vector(7 downto 0); end decoder; architecture rtl of decoder is begin pr

3、ocess(inp) begin outp0); outp(conv_integer(inp)=1; end process; end rtl;2021/7/4102021/7/4112021/7/4122021/7/413Sum(i) = a(i) b(i) cinC(i+1) = a(i) b(i) +(a(i) + b(i) ) c(i) 2021/7/4142021/7/415位宽扩展位宽扩展2021/7/4162021/7/4172021/7/418三态门电路描述三态门电路描述2021/7/4192021/7/4202021/7/4212021/7/4222021/7/4232021

4、/7/4242021/7/4252021/7/426clocksig_insig_out1sig_out2reset同步复位同步复位异步复位异步复位2021/7/4272021/7/4282021/7/4292021/7/4302021/7/431 library ieee; library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_1164.all; entity t_ff is entity t_ff is port(t, clk : in std_logic; port(t, clk : in std_logic; q :

5、 buffer q : buffer std_logic);std_logic); end t_ff; end t_ff; architecture rtl of t_ff is architecture rtl of t_ff is begin begin process(clk) process(clk) begin begin if clk if clkevent and clk=event and clk=1 1 thenthen if t= if t=1 1 then then q=not q; q=not q; else else q=q; q=q; end if; end if;

6、 end process; end process; end rtl; end rtl;TClkQ2 2）T T触发器触发器2021/7/432 library ieee; use ieee.std_logic_1164.all; entity rs_ff is port(r, s, clk : in std_logic; q, qn : buffer std_logic); end rs_ff; architecture rtl of rs_ff is begin process(r, s, clk) begin if clkevent and clk=1 then if s = 1 and

7、 r = 0 then q=0; qn=1; elsif s=0 and r=1 then q=1; qn=0; elsif s=0 and r=0 then q=q; qn state = ERROR; 2、直接回到已设定的状态。如果系统对状直接回到已设定的状态。如果系统对状态机的容错性要求不高态机的容错性要求不高,那么可以不对状态机出那么可以不对状态机出错进行处理错进行处理,直接回到某一确定状态（如初始状直接回到某一确定状态（如初始状态态 S0）。）。2021/7/485第第3 3章章 习题四习题四 1 1、给触发器复位的方法有哪两种、给触发器复位的方法有哪两种? ?如果时钟进程如果时钟进

8、程 中用了敏感信号表中用了敏感信号表, ,哪种复位方法要求把复位哪种复位方法要求把复位 信号放在敏感信号表中信号放在敏感信号表中? ? 2 2、设计一个任意、设计一个任意 n n 分频的分频器。分频的分频器。 3 3、设计一个用于时钟（分、秒）计数的、设计一个用于时钟（分、秒）计数的 6060进制进制 的计数器（分个、十位）。的计数器（分个、十位）。 4 4、设计一个用于时钟（小时）计数的、设计一个用于时钟（小时）计数的 2424进制的进制的 计数器（分个、十位）。计数器（分个、十位）。 5 5、给定一个参考晶振频率、给定一个参考晶振频率 f = 1MHz,f = 1MHz,设计一个设计一个 数字电子表。数字电子表。2021/7/486人有了知识,就会具备各种分析能力,明辨是非的能力。所以我们要勤恳读书,广泛