第三章可编程逻辑器件新

1、 FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device 3.1 3.1 概概 述述输 入缓冲电路与阵列或阵列输出缓冲电路输入输出图图3-1 基本基本PLD器件的原理结构图器件的原理结构图3.1.1 可编程逻辑器件的发展历程可编程逻辑器件的发展历程70年代年代80年代年代90年代年代PROM 和和PLA 器件器件改进的改进的 PLA 器件器件GAL器件器件FPGA器件器件EPLD 器件器件CPLD器件器件内嵌复杂内嵌复杂功能模块功能模块的的SoPC3.1.2 可编程逻辑器件的分类可编程逻辑器件的

2、分类图图3-2 按集成度按集成度(PLD)分类分类 可编程逻辑器件（PLD） 简单 PLD 复杂 PLD PROM PAL PLA GAL CPLD FPGA PLD分类：分类：按集成度分按集成度分1、低密度可编程逻辑器件 （LDPLD）PROMPALPLAGAL第一代PLD，由“与阵列”和“或阵列”组成20世纪70年代中期推出的，一次性编程器件70年代末期推出的，多种输出，一次编程80年代初推出，可重复编程，可加密2、高密度可编程逻辑器件 （HDPLD）CPLDFPGAEPLD可檫除的可编程逻辑器件，80年代中期复杂的可编程逻辑器件，90年代初现场可编程门阵列，1985年Xilinx推出 按

3、结构分按结构分乘积项结构器件乘积项结构器件查找表结构器件查找表结构器件按互连结构分按互连结构分确定型统计型除FPGA外的PLD器件，相同的互连线，固定的时延FPGA，布线模式相同，时延不定按编程工艺分按编程工艺分非易失一次性编程， PROM，PAL和Actel的FPGA紫外线檫除/电可编程器件电檫写编程器件，GAL，ispLSI 器件使用熔丝（Fuse）或反熔丝（Antifuse）EPROMEEPROMSRAM静态存储器编程器件，易失器件，断电丢失信息按可编程特性分按可编程特性分一次编程重复编程PROM，PAL 和熔丝型的FPGA 上千次EPROMEEPROMSRAM无限次几十次与门与门AFC

4、B或门或门AFCB+ABCF+BACFF= ABCF=A+B+C2-3-1 电路符号表示电路符号表示3-2 简单简单PLD原理原理固定连接编程连接不连接连接连接 缓冲器缓冲器1ABCABC表达式为：B=A ， C=A例题例题1F= ABD例题例题2XX XXAB BAFF=AABB=0BABAF.XXACFBDD=ABABCDEFGXXXXXXXXE=AABBCC=0F=E=0G=1例题例题33.2.2 PROM图图3-10 PROM的逻辑阵列结构的逻辑阵列结构与阵列（不可编程）或阵列（可编程）0A1A1nA0W1W1pW0F1F1mFnp201,011, 111, 1101 ,011 , 1

5、11 , 1100,010, 110, 10WMWMWMFWMWMWMFWMWMWMFmmpmpmpppp逻辑函数表示：逻辑函数表示：3.2.2 PROM图图3-11 PROM表达的表达的PLD图阵列图阵列与阵列（固定）或阵列（可编程）0A1A1A1A0A0A1F0F图图3-12 用用PROM完成半加器逻辑阵列完成半加器逻辑阵列与 阵 列 （ 固 定 ）或 阵 列（ 可 编 程 ）0A1A1A1A0A0A1F0F01110100AAFAAAAF3.2.3 PLA图3-13 PLA逻辑阵列示意图逻辑阵列示意图与 阵 列 （ 可 编 程 ）或 阵 列（ 可 编 程 ）0A1A1A1A0A0A1F0

6、F3.2.3 PLA图图3-14 PLA与与 PROM的比较的比较0A1A1F0F2A2F0A1A1F0F2A2F3.2.4 PAL0A1A1F0F0A1A1F0F 图3-15PAL结构：结构：图图3-16 PAL的常用表示：的常用表示：逻辑宏单元输入/输出口输入口时钟信号输入三态控制可编程与阵列固定或阵列3.2.5 GAL“与或阵列”是PLD器件中最基本的结构。器件名与阵列或阵列输出电路PROM固定可编程固定PLA可编程可编程固定PAL可编程固定固定GAL可编程固定可组态注注PAL只能编程一次GAL可以再次编程四种四种PLD结构的比较：结构的比较：PAL和GAL的异同PAL和GAL的基本门阵

7、列结构相同PAL和GAL的输出结构不同MAX7000系列的结构特点系列的结构特点概述概述MAX7000系列是高密度、高性能的CMOS EPLD，采用了先进的CMOS EEPROM技术制造的分类：分类：MAX7000，MAX7000E， MAX7000S， MAX7000A结构结构逻辑阵列块（LAB）宏单元（MACROCELL）扩展乘积项（共享和并联）可编程连线阵列（PIA）I/O控制块MAX7000结构结构 主要由主要由LAB以及它们之以及它们之间的连线构成间的连线构成3.4 CPLD结构与工作原理结构与工作原理逻辑阵列块（逻辑阵列块（LAB）由16个宏单元的阵列组成每个LAB有如下输入信号：

8、来自通用逻辑输入的PIA的36个信号。用于寄存器辅助功能的全局控制信号。从I/O引脚到寄存器的直接输入通道。3.3 CPLD3.3 CPLD的结构与工作原理的结构与工作原理 图图2-27 MAX7128S的结构的结构 1逻辑阵列块逻辑阵列块(LAB) 宏单元（宏单元（MACROCELL）逻辑阵列乘积项选择矩阵可编程触发器实现组合逻辑，给每个宏单元5个乘积项 分配乘积项到“或”门和“异或门”的输入，以实现组合函数；将乘积项作为宏单元中触发器的辅助输入端可以独立地编程为具有可编程时钟控制的D，T，JK或RS触发器的工作方式3.3 CPLD的结构与工作原理的结构与工作原理 n全局时钟信号：该模块能实

9、现最快的时钟到输出性能，此时全局时钟输入直接连到每一个寄存器的CLK端。n全局时钟信号并由高电平有效的时钟信号使能：该模式提供每个触发器的时钟使能信号，由于仍使用全局时钟，输出较快。n用乘积项实现一个阵列时钟：在这种模式下，触发器由来自隐埋的宏单元或I/O 引脚的信号进行种控，其速度较慢。三种时钟输入模式三种时钟输入模式扩展乘积项扩展乘积项作用：提供逻辑资源1、共享扩展项+宏单元乘积项逻辑宏单元乘积项逻辑乘积项选择矩阵图 共享扩展项每个宏单元提供一个未使用的乘积项，反相后反馈到逻辑阵列可被LAB内任何（或全部） 宏单元使用和共享；每个LAB有16个共享扩展项；2、并联扩展项乘积项 选择 矩阵P

10、resetClearClock+XOR宏单元乘积项逻辑乘积项 选择 矩阵PresetClearClock+XOR宏单元乘积项逻辑到下一个宏单元来自上一个宏单元 图 并联扩展项宏单元中没有使用的，可以分配到邻近的宏单元去实现快速复杂的逻辑函数。允许最多20个乘积项 直接馈送到宏单元的“或”逻辑。3.3 CPLD3.3 CPLD的结构与工作原理的结构与工作原理 4 4可编程连线阵列可编程连线阵列(PIA) (PIA) 图图2-30 PIA信号布线到信号布线到LAB的方式的方式 作用：作用：在PIA上布线，将各LAB相互连接构成所需的逻辑的布线通道I/O控制块控制块VCCGNDOE1nOE2nOE控

11、制来自宏单元到PIA图 I/O控制块结构图允许每个I/O引脚单独地配置为输入 输出和双向工作方式 接GND时，输出为高阻态，且I/O 引脚可作为专用输入引脚使用 接VCC时，输出被使能，为普通输 出引脚。5 5I/OI/O控制块控制块 图图2-31 EPM7128S器件的器件的I/O控制块控制块 3.3 CPLD结构与工作原理结构与工作原理图图3-26 MAX7000系列的单个宏单元结构系列的单个宏单元结构PRNCLRNENA逻辑阵列全局清零共享逻辑扩展项清零时钟清零选择寄 存 器旁路并行扩展项通往 I/O模块通往 PIA乘积项选择矩阵来自 I/O引脚全局时钟QDEN来自来自 PIA的的 36

12、个信号个信号快速输入选择快速输入选择2宏单元 1 to 16 LAB A 168 to 16IO控制块8 to 16 I/O引脚 8 to 16 宏单元 49 to 64 LAB D 16 8 to 16IO控制块8 to 16 I/O引脚 8 to 16宏单元 33 to 48 LAB C 168 to 16IO控制块8 to 16 I/O引脚 8 to 16 宏单元 17 to 32 LAB B 16 8 to 16IO控制块8 to 16 I/O引脚 8 to 16PIA36363636INPUT/GCLK1INPUT/GCLRnINPUT/OE2nINPUT/OE1n图 MAX7000器件的结构1，逻辑密度为600-5000可用门，采用最先进的0.8um CMOS EEPROM技术制造.2，引脚之间的延时为6ns,计数器的工作频率达151.5MHZ.3，节