Cadence问题集

1、Cade nee问题集文档类型读书笔记作者陈雷（共页）UAV Flight Control & Embedded System Lab无人机飞控暨嵌入式技术实验室2014年9月1问题1.1元器件放置元件修改后无法添加到电路中，出现Part is out of date with respect to thedesig n cache.use update cache to synchronize the part in the cache with the library的提示。解决方法如下：选择 File目录树，点file.dsn 前面的+，再点Design Cache 前面的+，找到你所出

2、错的Part名称，designUpdate cache 一下就行了！1.2元器件旋转元件有时需要旋转，解决方法如下：选中元件，按快捷键R即可。1.2多个管脚的修改如何为多个管脚进行修改？解决方法如下：选中要修改的管脚，鼠标右键点击Edit properties 即可。1.3在原理图中放置（多个）元件如何在原理图中放置元件/多个元件？解决方法如下：先激活原理图，鼠标点击Place Part,或者快捷键P也可以。1.4画出任意角度的线如何在原理图中画出任意角度的线？解决方法如下：画线时按住Shift即可。1.5两个较远距离的线连接在两个较远距离的线除了用导线连接外还有什么方法连接？解决方法如下：在

3、同一个原理图中，用鼠标点击Place，选择Net Alias即可。1.6在整个工程文件中进行浏览有时需要浏览整个工程文件来查找错误，该怎么操作？解决方法如下：先选中.dsn文件，鼠标点击 Edit Brows Parts。1.7索引编号如何设置索引编号？解决方法如下：先选中.dsn 文件，鼠标点击 Tools Annotate Reset Part Referenee to“？ ”， 把编号取消,然后鼠标点击 Tools Ann otate In creme ntal Refere nee Update来重新编号即可。1.8电气规则检查如何进行电气规则检查？解决方法如下：先选中.dsn文件，鼠

4、标点击 Tools Design Rules Cheek即可。1.9高速电路设计流程原理图逻辑功能设计，生成 net list PCB板数据库准备导入net list关键器件布局布线前仿真，解空间分析，约束设计，SI仿真，PI仿真，设计调整约束驱动布局，手工布局约束驱动布线，自动布线，手工拉线，可能需要调整层 叠设计布线后仿真修改设计布线后验证设计输出，PCB板加工PCB板功能调试、测试性能。2.0电路设计简化流程建零件库、焊盘、零件封装创建电路板、机械结构、尺寸、层叠结构预定 义导入网表设定电气规则、线宽、线距、其他规则布局布线布线后调整、零 件编号、丝印、DR设计输出、gerber文件、d

5、rill文件、图纸。2.1 allegro出光绘文件出现的几个问题首先出光绘前要保证没有DRCt误出Gerber时提示如下错误：一：设置好光绘文件参数后，选择 cheek dabase before artwork 后，点击生成 光绘时出现错误告警信息：database has errors:artwork gen erati on can eled.please run dbdoetor.可行的解决方法：1.运行内部，或外部dbdoctor ,内部的在tools-database check2. TOOLS-PADSTACK-modify desig n padstack。在 option

6、中的 purge 选 ALL。3. place-update symbols-选择器件并选择下方的 updatesymbolspadstacks选项4. tools-padstack-refresh上述4种方法过后，基本上能解决问题。二: WARNING: Shape at （XX XX） contains void at（XX XX）which touches ano ther shape当该层不铺这块铜时可以正常出 Gerber。这个主要是敷铜的问题，同一 NET的两个独立的shape重叠就会出现该错误告警。出Gerber时，Allegro不允许2个或更多Dynamic类型的形状彼此接触，

7、即使 他们用相同的netname。解决方法：对动态敷铜与静态敷铜重叠的，可视情况删除掉静态的，或者利用merge shape来将2个分立的shape合并成一块shape。打开shape boundary 可便于操作。三：在能成功生成gerber文件时，文件中可能存在的许多告警信息：WARNINGSegment with samestart and end points at （67.0201 174.2666） will be igno red. In creas ing output accuracy may allow segme nt to be gen erated.等。这个主要是底片

8、精度设置导致的问题。解决方法：1.通过调整gerber下的format设置精度。2. 检查设计文件中的shape参数下的void controls的artwork format设置是否与底片中的类型一致。3. 设计文件在准备输出gerber文件时的单位必须和底片上的一致，否 则还是可能会照常出现问题。1、更新封装圭寸装修改后，在 allegro 下 palce-update symbols 。在 package symbol下选择要更新的封装注意勾选 update symbol padstacksIgnore FIXED property 。2、如何批量放置 VIA?比方在TOP层铺了一片铜到

9、地，然后想规则的放置一批VIA将表面铺铜区连接到地层，能不能自动完成啊？手动放很麻烦也不均与，影响美观CopyFind 勾選 ViaOption填寫數量，間距。1. Allegro中我设置了 highlight的颜色为白色，但选中后颜色是白蓝相间的，很不方便查看。是什么地方需要设置。答：setup/user preferences/display/display_nohilitefont这个选项打勾就行了。2. 不小心按了 Highlight Sov后部分线高亮成白色，怎样取消？答：这个是用来检查跨分割的，取消的办法是：如果是 4层板的话，在电源层跟地层都铺上地网络，然后再按Highlight

10、 Sov刷新即可3. 如何更改Highlight高亮默认颜色？答：可以在 Display-Color/Visibility-Display-Temporary Highlight 里修改即可，临时修改颜色可以点Display-Assign Color来实现。4. 如实现Highlight高亮部分网络，而背景变暗，就像Altium Desig ner那样？答：可以在 Display-Color/Visibility-Display-Shadow Mode打开该模式，并且选中 Dim active layer 即可。5. 快速切换层快捷键答：可以按数字区里的-“”或+”来换层。6. OrCAD跟

11、Allegro 交互时，出现 WARNIN(CAP0072 Couldnot find comp onent to highlight错误等？答：OrCAD俞出网表，Allegro导入网表，确保两者对的上号，然后在 Oread 选中元件，再右键Editor Select，即可在Allegro中选中该元件；反过来，在Allegro 中要先Highlight某元件，在Oread中变会选中该元件。I.ORcad :首先打开oread和allegro 分别占1/2的窗口界面。然后 oread中 Tools/creatnetlist/PCB Editor中 Create PCB Editor Netli

12、st 下的 Options 中设置导出网表的路径。然后确定导出网表。2. Allegro:Files/Import/Logic/最底下的 Import directory 中设置刚才导出网表的路径。然后导入即可，只要不出现error即可。3. 操作互动：首先在 allegro 中选中高亮display/Highlight，然后到oread中选中一个元件或者引脚哪么对应的allegro中旧高亮显示了。当然了选中Dehighlight 就可以不高亮显示了。7. 关于盲孔及埋孔B/B Via的制作方法？答：可先制作通孔 Thru via，然后 Setup-B/B via definitions-De

13、fine B/B via，如下图，完成后，再在 Constraint Manager-Physical-all layers-vias里添加B/B Via即可。 blind / Hur irdl匸向饭;8. 在用Router Editor 做BGA自动扇出时，遇到提示无法 找到XXX解决方法？答：路径里不能有中文或者空格。9. 在制作封装时，如何修改封装引脚的PIN Number？答：Edit-Text，然后选中PIN Number修改即可。10. 对于一些机械安装孔，为什么选了 pin后，选中老是删除 不了？答：因为这些 Mechanical Pin属于某个Symbol的，在Find里选中S

14、ymbols， 再右键该机械孔，点 Un place Compo nent即可。11. 在OrCAD里用Off Page Connector 为什么没起到电 气连接的作用？答：先科普下：1.off_page conn ector 确实是用在不同页间比较合适，同一页中可以选择用 连线，总线或者Place net alias 来连通管脚，没有见过在同一页中用 off_page connector 的。scEIEIEIQaEi国aEiEIaaaEE drd2.off_page conn ector在电气特性上是没有方向性的，但是在制图时，为了人看方便，所以使用的双向信号和单向信号的符号还是不同的，这

15、是为了让人知道它 是输入还是输出。电气特性的连接是在芯片做原理图封装时，对管脚定义时形成的。 原因分析：Off Page Connector用于平坦式电路图中多页面原理图电气连接 （这些原理图必须从属于同一个 Pare nt Sheet Symbol ）。如下图所示才算同一个Pare nt sheet symbol 。PAGE03 QCA6S21_B AM) FLASHPAGE04 QCASQ21_C AMD DER2PAGE05 QCASe21_D OW CONFIGFAG-ED6 QCASB21_E ONV POWERFAGEOT OPL-O6T52_F OWU GKDPAGEOS SWI

16、TCH AKB22BFAGE09 LEDFAGE10 FOWEHFAGE11 SWITCH FOWEKPAGE12 DHS,CLK_RSrFAGE131 ZAEUNK LES&2B6FAGE1 那 ZAEUNK DCECFACE14 ATS6SPAGE15 RJ4512. 如何将两块电路板合成一块？答：先将电路板A导出成Sub-drawing，然后电路板B再导入该Sub-drawing， 同时原理图也合成一个原理图，完后创建网表Netlist ，电路板B再导入该Netlist ，此时电路板B存在一些未名的器件和已名的器件，因为导入Sub-drawing元件布局跟连线都跟原来的保持一致，但是去掉

17、了电路板 A中元件的网表信息的，而导入该 Netlist则导入了网表信息，为了利用原来的元件布局，可用Swap-Compo nen命令来交换元件网表信息而保持原来的布局不变。13. 元件圭寸装中的机械安装孔Mechanical Symbol ？答：使用Allegro PCBDesign XL的Package symbol模板建立一个元件圭寸装， 对于有电气连接性的pin将其按照实际元件的引脚编号。而对于机械安装孔的pin，将其pin number删除掉，表明它是一个非电气连接性的引脚，大多数指安装孔。比如 DB9 RJ45等接插件都具有两个（或者以上）的机械孔。14. Mecha ni cal

18、 Symbol已经存在库中，但 Place-Ma nu ally在 Mechanical Symbols 里见不到？答：在Placeme nt里的Adva nee Sett in gs 选项卡中选中Library 即可。15. ORCAD画原理图时，off page conn ector后加上页码的方法？答：用ORCA画原理图，很多ORCAI的SCH中,大多在offpage connector加 上一个页码。方法很简单： Tools-a nno tate-act ion-add in tersheet refere nee 即可。16. 布线时，添加到约束中的所有的通孔和盲孔都可以显示， 但是

19、所有埋孔都不能显示，不知道为什么。比如， L1 L2，L1-L3， L1-L8（ 8层板）都可以显示，但是L2 L7, L3-L6都无法显示？答：在pad制作时需要把 microvia点上即可。17. Allegro Regio n区域规则设置？答: setup - constraints - constraint manager或者快捷菜单中带 cm标记的，Cmgr图标启动constraints manager 图表窗体，在窗体中选择 object-create-regio n，此后就在表中设置一下物理或者间距规则，只不过在设置通孔时可以双击弹出选择过孔窗体，非常方便。最后设置完了点击0K此

20、后在allegro pcb 的菜单中shape下有利用Rectangular建立一个矩形，然后在 option中 的 active class 选择 Constraint Region ，subclass 选择 all.assgin to region 选 择你刚刚在规则管理中建立的区域规则名称，如果没有说明你没有保存好，重新操作 一遍以上的规则建立过程。18. 与某个Symbol的引脚相连的Clins和Vias删除不了？答：可能该Symbol为fix ， Unfix该Symbol即可。19. Allegro 使用Fan out by pick功能时老是扇不出，而且停到一半卡死?答：可能待扇出

21、Symbol所在区域中存在Etch层的Shape,要删掉这些Shape才行20.将某个网络设置成电源网络，并设置其电压、线宽等属性?答：选中该Net，然后Edit-Properties，按下图修改其属性即可。或者也可以依次点击 Tools-Setup Advisor-Next-Next-ldentify DC Nets- 填入网络的Voltage 即可。21. 为什么器件bound相互重叠了，也不显示DRC昔误呢？是不是哪里设置要打开以下?3 u# n/ O$ F1 d3 # l. |答：有两种，一个是pin到pin的距离约束，主要是防止短路，需要在con strain 中设置smd pin到

22、smd pin的距离，然后在setupconstrainmodes中的 spacing modes 中勾选 smd pin to smd pin 。另外一个是检查两个器件是否重叠，需要用到place bound top/bottom ，至于是顶层还是底层，要更具你的器件而定，这个规则只要是两个器件的place bound层相互重叠就会报警，同样需要打开检查开关，在setupcon strainmodes中的 design modes （package） 中勾选 package to package 为 on （其中 on 为实时监测， 只要触犯规则就报警，batch为只有点击update dr

23、c才监测报警，of是不监测，违 反规则不报警）。当然，Color/Visibility 中Stack-UP中相应层中的DRC显示也要 开启。22. 拖动时为什么不显示鼠线？移动铺铜或元件时，原来与之相连的过孔和线都消失了，怎么解决？答：Move时要选中Ripup Etch。选中Ripup Etch时将去掉跟该 Symbol引脚 相连的Clines，同时显示Rats，选中Stretch Etch 时用Clines代替Rats，而什么 都不选时则保留Clines同时显示Rats。所以移动铺铜或元件为保留原来的过孔和线， 则不能选中Ripup Etch 。另外：定制 Allegro 环境Find （

24、选取）Desig n Object Find Filter 选项：Groups（将1个或多个元件设定为同一组群）Comps （带有元件序号的Allegro元件）Symbols （所有电路板中的Allegro元件）Fu nctio ns （组元件中的一个元件）Nets （一条导线）Pins（元件的管脚）Vias （过孔或贯穿孔）Cli nes （具有电气特性的线段：导线到导线；导线到过孔；过孔到过孔）Lin es （具有电气特性的线段：如元件外框）Shapes （任意多边形）Voids （任意多边形的挖空部分）Cline Segs（在clines中一条没有拐弯的导线）Other Segs（在li

25、ne中一条没有拐弯的导线）Figures （图形符号）DRC errors （违反设计规则的位置及相关信息）Text （文字）Rats nets （飞线）Rat Ts （ T型飞线）文件类型：.brd（普通的电路板文件）.dra（Symbols或Pad的可编辑保存文件）.pad （ Padstack文件，在做symbol时可以直接调用）.psm （ Library文件，保存一般元件）.osm（Library文件，保存由图框及图文件说明组成的元件 ）.bsm（Library 文件，保存由板外框及螺丝孔组成的元件）.fsm（Library 文件，保存特殊图形元件，仅用于建立Padstack的The

26、rmal Relief）.ssm（Library文件，保存特殊外形元件，仅用于建立特殊外形的Padstack）.mdd（Library 文件，保存 module definition）.tap（输出的包含NC drill数据的文件）.scr （ Script 和 macro文件）.art（输出底片文件）.log（输出的一些临时信息文件）.color（view 层面切换文件）.jrl（记录操作Allegro的事件的文件）设定 Drawing Size （setupDrawing size. ）设定 Drawing Options（setupDrawing option.）status:on-li

27、ne DRC（随时执行 DRC）Default symbol heightDisplay :Enhan ced Display Mode:Display drill holes:显示钻孔的实际大小Filled pads :将via和pin由中空改为填满Cli ne en dcaps :导线拐弯处的平滑Thermal pads :显示 Negative Layer 的 pin/via的散热十字孑L设定 Text Size (setupText Size. )设定格子(setup grids.)Grids on:显示格子Non-Etch:非走线层All Etch: 走线层Top :顶层Bottom

28、 :底层设定 Subclasses 选项(setupsubclasses. )添加删除LayerNew Subclass.设定 B/Bvia(setupViasDefine B/Bvia.)Ripup etch :移动时显示飞线Stretch etch:移动时不显示飞线信号线的基本操作：更改信号线的宽度(EditChangeFindClines) optionlinewidth删除信号线(EditDelete )改变信号线的拐角(EditVertex )删除信号线的拐角(EditDelete Vertex )23. 如何修改某个Shape或Polygon的网络属性以及边界?答：Shape-Se

29、lect Shape or void-单击选中该 Shape-在右边 Option 栏Assign net name中将Dummy Ne修改成自己想要的网络，当鼠标光标停留在边界时 可以拖动光标修改边界。24. 如何只删除某一层里的东西？答:很简单，Display-Color/Visibility-单独显示要想删除的那一层，OK后删除即可。25. 如何替换某个过孔？如何不在布线状态下快速添加过孔？答: Tools-PadStack-Replace，然后必须选上 Single via replace mode ， 最后选上要想替换的过孔即可；利用 copy来快速添加大量过孔即可。26. 如何在a

30、llegro 中取消Thermal relief 花焊盘（十字焊盘）答:set up-desig n parameter -shape-edit global dyn amic shapeparameters-Thermal relief conn ects -Thru pi ns ,Smd pins - full con tact27. 在等长走线时，如何更改target目标线？答：绕等长有两种：一种是设在一定范围内绕没有基准，就是说在一组BUS里必须绕到这个范围内才会变绿，这个我一般不用，因为BUS里少绕一根不到这个范围就不会变绿。另一种就是设在一定范围内有基准的，也许就是你表达的这种，E

31、lectricalC on strai nt Set- Net- Rout in g- Relative Propagati on- relative Delay- Delta:Toleranee 下你想设做基准的 Net，点鼠标右键，在下拉菜 单选择 set as target 。28. 如何分割电源层？答：使用Anti Etch来分割平面使用Add-line 命令，并且设置 Active Class 为Anti Etch，设置好线宽，并且在外框画好RoutKeepin，然后在已经建立Shape的平面上，画出想要分隔的范围， 再用 Edit-Split Plane-Create。29. 画了

32、 line型线，如何修改？答：Edit-Vertex (顶点)命令来修改。30. 通孔式焊盘做得比较大，且排列的较密集，怕连锡怎么办？答:焊盘间画丝印做隔离31. allegro 对齐的问题答:1.首先右键 application mode 切换到模式 placement edit ；2. 框选需要对齐的元件；3. 关键的一步，在你要对齐的基准元件上右键，选择align components ； OK4. allegro 只能实现这个中心点对齐，至于更高级的要使用skill 了32.修改了元器件封装，如何更新到PCB?答：Place-Update Symbols-Package Symbols

33、-找到该圭寸装- 点击 Refresh即可。33. Allegro如何添加机械孔？答：孔径为 NPTH(None Plated Through Hole),焊盘为 NULL,THERMAL RELIEF 和ANTI PAD需比孔径大20MIL左右.然后把它当做via来用就可以了，当然也可以做 成Symbol来添加。34. 画封装时如何将元件参考点设在中间？答:画好圭寸装后,Setup-designer parameters-Move Orign即可。35. 在Allegro中如何更改字体和大小（丝印，位号等）配置字体:allegro 15.2:setup-text sizestext blk:

34、 字体编号photo width: 配置线宽width,height: 配置字体大小改变字体大小：edit-change，然后在右边控制面板find tab 里只选text （只改变字体）然后在右边控制面板options tab 里line width 添线的宽度和text block里选字体的大小。最后选你准备改变的TEXT框住要修改的所有TEXT可以批量修改allegro 16.0: setup-desig n-parameter-text-setup text sizetext blk:字体编号photo width:配置线宽width,height:配置字体大小改变字体大小：edit-

35、change，然后在右边控制面板find tab 里只选text （只改变字体）然后在右边控制面板options tab 里line width添线的宽度和text block里选字体的大小。class-ref des-new sub class-silkscree n_top最后选你准备改变的TEXT框住要修改的所有TEXT可以批量修改,如果修改顶层丝印要先关掉底部丝印层，silkscreen_bottom 和display_bottom在建圭寸装的时候可以设定36. Allegro 静态铺铜时，当用 Shape void Element 来手动避 让时，有些区域明明很宽但老是进不去以致导致

36、出现孤岛？答：在用 Shape Void Element 命令时，选中 Shape,右键 Parameter，Void Controls-Creat Pin voids，将 In-Line 改为 Individually即可。37. 重叠元件，如何切换选中它们？答：选中该最上面元件，按 Tab逐层切换选中。38. 画封装的时候，明明已经在某些层上有定义，如RoutKeepout等，但是调用元件到板上却老是找不到该层？答：可能有两个原因：1、PCB板上没显示该层；2、画封装的时候，如Top层 定义成Top_Cond，但PCE上却定义成TOP，所以显示不出来。39. 动态铺铜时，Update to

37、 Smooth 但还是存在 Out of date shapes，什么原因？答：可能存在一些 dummy net的shapes，可以通过在 Report里运行Shape dynamic state 来找到这些 shapes，又因为 dummyiet的shapes可能不会就这样显示 出来，可以stack-up里boundary那栏打开，用shape select 来选中它来删除。40. Package Geometry 里的Silkscreen 画的是圭寸装的外框， Comp on e nt Geometry里的Silkscree n 是器件的编号文本如 R1等。41. Place_Bound_

38、TopUsed to ensure you dont place components on top of each without getting a DRC. This boundary normally defines the component area which may or maynotin elude pins of surface mount devices. This boun dary can also be assig ned a comp onent high to be verified at the board level and checked to the P

39、ackage_Keepout_Top boundaries or any other special component clearances.Ifthis boundary does not exist than it will be automatically created based on the Assembly_Top outl ine and the outer exte nts of the comp onent pins. This boun dary can only be defi ned at the symbol level (.dra).Dfa_Bo un d_To

40、pUsed by the Real Time Desig n for Assembly (DFA) An alysis to check cleara nces betwee n comp onents drive n by a Spreadsheet based matrix of comp onen ts.Thisboun dary n ormally or can be differe nt the n the traditi onal Place_Bo un d_Top boun dary and it may in clude pins of surface mount device

41、s. If this boun dary does not exist tha n the DFA checks default to using the Place_Bo un d_Top boundary. This boundary can only be defined at the symbol level (.dra).Package_Keepout_TopUsed to en sure you don violate placeme nt keepout areas or high restricted area in a desig n. This boun dary can

42、only be defi ned at the board level (.brd) and cannot be added to the symbol level (.dra) uni ess it is part of a Mecha nical Symbol (.bsm)42. allegro导出库时，no library dependencies选项有什么用？答：选中该选项，导出库时会连同焊盘一起导出去。43. Constraints manager里无法建立 pin pair ？答：有可能是虽然已经给电阻、电容等器件建立Espice模型了，但是IC的pin脚10属性没定义。可以编辑pin脚的属性，找到pinuse项，在里面更改即可Allegro- 层叠结构设置来源：互联网2015-11-17 浏览次数:609PCB层叠结构层叠结构是一个非常重要的问题，不可忽视，一般选择层叠结构考虑以下原则:元件面下面（第二层）为地平面，提供器件屏蔽层以及为顶层布线提供参考平面；所有信号层尽可能与地平面相邻；尽量避免两信号层直接相邻；主