第六章 存储器

1、 Cache存储系统存储系统 （高速缓冲）（高速缓冲） 解决速度问题解决速度问题 虚拟存储系统虚拟存储系统 解决容量问题解决容量问题 高速缓冲存储器高速缓冲存储器 主存储器主存储器 主存储器主存储器 磁盘存储器磁盘存储器 寄存器堆寄存器堆 高速缓存高速缓存 主存储器主存储器 联机外存储器联机外存储器 脱机外存储器脱机外存储器 快 慢 小 大 容 量 速 度 CPU内核内核 半导体存储器的分类半导体存储器的分类: 双极型双极型 RAM 静态静态 动态动态 掩膜掩膜 ROM ROM 可编程可编程 PROM 可擦写可擦写 EPROM MOS 半导体存储器半导体存储器 随机存取存储器（随机存取存储器（

2、RAM） Random Access Memory 只读存储器（只读存储器（ROM） Read Only Memory 静态存储器（静态存储器（SRAM） Static RAM 动态存储器（动态存储器（DRAM） Dynamic RAM 掩模掩模ROM PROM EPROM EEPROM 地址译码器 存储体 0 1 n位地址2n 1 数据缓冲器 0 1 m m位数据 控制 逻辑 电路 CS R/W 存储芯片组成示意图存储芯片组成示意图 常用的典型SRAM芯片有：2114、6116、 6264、62256等 6264 D7-D0 A12-A0 OE WE CS1 CS2 NC A12 A7 A6

3、 A5 A4 A3 A2 A1 A0 D0 D1 D2 GND VCC WE CS2 A8 A9 A11 OE A10 CS1 D7 D6 D5 D4 D3 1 2 3 4 5 6 7 8 9 10 11 12 13 14 28 26 26 25 24 23 22 21 20 19 18 17 16 15 6264 注： 见第三章时序图 RD 存贮器读周期存贮器读周期 最小模式下的存储器写操作最小模式下的存储器写操作 D0D7 A0 A12 WE OE CS1 CS2 A0 A12 MEMW MEMR 译码译码 电路电路 高位地 址信号 D0D7 动态RAM刷新 为了保存电容上的电荷，必须定时

4、重复地对动 态RAM的基本存储电路存储的信息进行读出和恢 复，这个过程叫存储器刷新。 刷新时间间隔一般要求在1100ms之间 刷新周期位置的安排刷新周期位置的安排 动态RAM需要周期性地进行刷新操作。刷新通常 是以行为单位进行的。每刷新一行的时间称为刷新周 期。在一定的时间内需要将存储芯片内的所有行都刷 新一遍，将某一行本次刷新到下一次刷新的时间称为 刷新间隔，刷新间隔一般小于2 ms。从用于刷新的时 间而言可分为两种方式：集中刷新集中刷新和分散刷新分散刷新。 集中刷新在每一个刷新间隔的时间内，前一段进 行正常的读写操作，后面集中进行所有行的刷新。 在刷新期间CPU不能进行总线操作，因为地址线

5、被占 用。 分散刷新将刷新间隔平分(除以行数)，每个时间段 执行一次刷新(刷新一行)。这种方式可避免CPU连续 长时间的等待，其用于刷新的总的时间开销和集中刷 新一样。 刷新周期行数 刷新间隔 刷新周期 刷新间隔/行数 集中刷新 分散刷新 静态RAM是靠双稳态触发器来记忆信息的；多用于高 速缓冲存储器（Cache） 动态RAM是靠MOS电路中的栅极电容来记忆信息的。需 要定时刷新。但其集成度高、功耗低，成本低，适于作 大容量存储器。多用于主内存，另外，内存还应用于显 卡、声卡及CMOS等设备中，用于充当设备缓存或保存固 定的程序及数据。 掩模掩模ROM 一次性可写一次性可写PROM 可读写可读

6、写ROM 分分 类类 EPROM（紫外线擦除）紫外线擦除） EEPROM（电擦除）电擦除） 掩模掩模ROM 厂家把数据写入存储器中，用户无法进行任何修改。厂家把数据写入存储器中，用户无法进行任何修改。 一次性可写一次性可写PROM 出厂时，存储内容全为出厂时，存储内容全为1（或全为（或全为0），用户可根据），用户可根据 自己的需要编程，但只能编程一次。自己的需要编程，但只能编程一次。 数据读出数据读出 编程写入编程写入 擦除擦除 标准编程方式标准编程方式 快速编程方式快速编程方式 编程写入的特点：编程写入的特点： 每出现一个编程负脉冲就写入一个字节数据每出现一个编程负脉冲就写入一个字节数据 工

7、作方式工作方式 位扩展位扩展扩展每个存储单元的位数扩展每个存储单元的位数 字扩展字扩展扩展存储单元的个数扩展存储单元的个数 字位扩展字位扩展二者的综合二者的综合 用多片存储芯片构成一个需要的内存空间，用多片存储芯片构成一个需要的内存空间， 它们在整个内存中占据不同的地址范围，任它们在整个内存中占据不同的地址范围，任 一时刻仅有一片（或一组）被选中。一时刻仅有一片（或一组）被选中。 选择存储芯片选择存储芯片 确定目标存储器的确定目标存储器的 存储容量存储容量 确定芯片数目确定芯片数目 进行位扩展和地址扩展进行位扩展和地址扩展 组合成目标存储器组合成目标存储器 字节数字节数字长字长 LS138 A

8、16A19 2164A2164A2164A DB AB D0D1D7 A0A15 译码输出 读写 信号 A0A19 D0D7 A0A15A0A15 Y0# G1 Y1# G2A Y2# G2B Y3# Y4# A Y5# B Y6# C Y7# 片选信号输出 译码允许 信号 地址信 号 （接到不同的存储体上） 74LS138逻辑图： 74LS138的真值表：（注意：输出低电平有效） 可以看出，当译码允许信号有效时，Yi是输入A、B、C的 函数，即 Y=f(A,B,C) 11111111X X X 其 他 值 011111111 1 1 1 0 0 101111111 1 0 1 0 0 110

9、111111 0 1 1 0 0 111011111 0 0 1 0 0 111101110 1 1 1 0 0 111110110 1 0 1 0 0 111111010 0 1 1 0 0 111111100 0 0 1 0 0 Y7Y6Y5Y4Y3Y2Y1Y0C B AG1 G2A G2B D0D7 A0 A12 WE OE CS1 CS2 A0 A12 MEMW MEMR D0D7 G1 G2A G2B C B A & & A19 A14 A13 A17 A16 A15 +5V Y0 下图中A18不参与译码，故 6264的地址范围为： 6 2 6 4 D7-D0 OE WE CS1 C

10、S2 D7-D0 OE WE CS1 CS2 8位位DB A15-A0A15-A0 A0A15 低位地 址总线 数据 总线 VCC VCC RD WR RD WR 片选信号的接法？片选信号的接法？ 注意：注意：以上的例子中所需的地址线数并未从系统整体上考以上的例子中所需的地址线数并未从系统整体上考 虑。在实际系统中，总线中的地址线数往往要多于所需的虑。在实际系统中，总线中的地址线数往往要多于所需的 地址线数，这时除片内寻址的低位地址线地址线数，这时除片内寻址的低位地址线(即片内地址线即片内地址线) 外，剩余的高位地址线一般都要用于片选译码。外，剩余的高位地址线一般都要用于片选译码。 G1 G2

11、A G2B 0 A 1 A 2 A Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 74LS138 G1 G2A G2B 0 A 1 A Y3 Y2 Y1 Y0 74LS139 G1 G2A G2B 0 A 1 A 2 A Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 3 A Y15 Y14 Y13 Y12 Y11 Y10 Y9 Y8 74LS154 存储器存储器 芯片芯片 译译 码码 器器 低位地址 高位地址 全 部 地 址片选信号 A19 A18 A17 A16 A15 A14 A13 & 1 #CS1 A12 A0 D7 D0 高位地址 线全部参 加译码 6264 A12-A0 D7-

12、D0 #OE #WE A19 A17 A16 A15 A14 A13 & 1 到 6264 CS1 【分析】：2716的容量2K8位，8根数据线，11根地 址线，CPU地址总线A10A0与芯片的地址线直接接连， 高位地址线A15A11通过译码器74LS138产生，且3片 2716的高位地址分别为00000，00001，00010。选择 A13A12A11作为3位输入端，并保证A15A14分别低电平，为 低电平有效，2716与8位CPU的连接线路示意图如图所 示。 A15 M/I0 A14 A13 A12 A11 1 74LS138 A B C G2B G2A G1 Y0 Y1 Y2 Y7 RO

13、M 2716 2# CE ROM 2716 ROM 2716 3#1# CECE A10 - A0 D7 - D0 CPU OEOEOE RD 偶地址体奇地址体 512KB512KB CECEA0 BHE A19A1A19A1 D7D0D15D8 8086存储器组织存储器组织 AB DB BANK1 奇数地址 BANK0 偶数地址 D15-D0 D7-D0D15-D8 A19-A0 译码器控制信号 体选信号 和读写控制 如何产生？如何产生？ 如何连接？如何连接？ 举例：举例：2片只读存储器2764与8086系统连接,提供16KB的存储器 分析：分析：2764是8位存储器芯片，为满足8086存储

14、器既可访问8 位数据，又可访问16位存储器数据，必须将芯片成对使用， 形成偶地址单元体和奇地址单元体 27642764 12 CECEA0 BHE A13A1A13A1 D7D0D15D8 AB DB OEOE RD 例题： 某8086系统要求设计一存储器，要求用 62256扩展RAM64KB. 在8086系统中偶地址单元中数据由数据总 线低8位传送，奇地址单元中数据由数据总线 的高8位传送。奇偶地址数据存取分别由BHE 和A0控制。 BHE A0 操作所用数据线 00从偶地址读/写一个字D15D0 10从偶地址读/写一个字节 D7D0 01从奇地址读/写一个字节 D15D8 从奇地址读/写一

15、个字 01读/写低字节D8D15 10读/写高字节D0D7 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 G1 G2A G2B C B A A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 CS OE WE D7 D6 D5 D4 D3 D2 D1 D0 Vcc A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 MEMR A0 MEMW BHE D15 D14 D13 D12 D11 D10 D9 D8 D7 D6 D5 D4 D3 D2 D1 D0 D7 D

16、6 D5 D4 D3 D2 D1 D0 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 CS OE WE D7 D6 D5 D4 D3 D2 D1 D0 D15 D14 D13 D12 D11 D10 D9 D8 74LS138 6225662256 IC0IC1 DB AB A0 BHE MEMW 说明： 1、地址信号A0A19和BHE是8086 CPU经锁存器8282或 74LS373锁存后产生的信号。 2、数据总线D0D15是8086CPU的AD0AD15经8286或 74LS245缓冲后产生的信号。 3、MEMR和MEMW在小模式下由

17、8086CPU的M/IO和RD,WR信 号产生，在大模式下由8288产生。 4、IC0为偶地址存储器，其数据由数据总线低8位传输。IC1为奇 地址存储器，其数据由数据总线高8位传输。由A0和BHE控制写 信号实现奇偶地址读写。 5、A19A16由74LS138译码选中该存储器。 IC0（偶） IC1（奇） A19A18A17A16 0 0 0 0 X X 0 0 0 0 X X 范 围 000000FFFFH 000000FFFFH 地址分配 A15A0 CPU 高速缓存高速缓存 内存内存 控制逻辑控制逻辑 DB CPU Cache控制部件 Cache RAM AB 送主存地址 检索(用主存地址作为关键字,查找 CAM)前提：每次访问的主存地址 都保留在CAM内。 CAMContent Access Memory 命中则发出读 Cache命令, 从 Cache取数据 不命中则发 出读RAM命令, 从RAM取数据 00000H 9FFFFH BFFFFH FFFFFH RAM区 640KB 保留区 1