数模混合信号电路设计_数字电路设计_仿真工具

1、华侨大学IC设计中心 数模混合信号集成电路设计数模混合信号集成电路设计 第二讲 数字电路设计 华侨大学电子与信息工程学院 电子工程系 杨骁 凌朝东 华侨大学IC设计中心 Ch.1概述2 主要硬件描述语言 nVHDL： “VHDL是一个4亿美元的错误”这样 的说法，不具有晶体管开关级的描述能力和模 拟设计的描述能力,而且其综合库至今也没有标 准化。 nVerilog HDL语言于1990年被推向公众领域 ， 于1995年成为IEEE标准，称为IEEE Std 1364 1995。Verilog HDL在2001年做了一次重要更新， 对IEEE Std 13641995进行了诸多改进，该版 本称为

2、 Verilog 2001。 Verilog HDL的最近一次 更新是在2005年，即 Verilog IEEE P1800-2005， 也就是我们所说的 SystemVerilog 。 华侨大学IC设计中心 Ch.1概述3 数字电路仿真工具 nSynopsys VCS: ASIC流程方便 nMentor ModelSim:Windows 平台 nCadence NC-Verilog:在后仿使用速度快 华侨大学IC设计中心 Ch.1概述4 仿真算法仿真算法 n主要有三种仿真算法主要有三种仿真算法 n基于时间的基于时间的(SPICE仿真器仿真器) n基于事件的基于事件的(ModelSim和和NC

3、 Verilog仿真器仿真器) 华侨大学IC设计中心 Ch.1概述5 ModelSim 仿真工具 n由Mentor技术公司开发 n工业上最通用的仿真器之一 n可在Verilog 和 VHDL仿真 nOEM版本允许Verilog仿真 或者或者 VHDL 仿真 华侨大学IC设计中心 Ch.1概述6 Model 技术公司的 ModelSim main主窗口: structure结构窗口 process处理窗口: Signal&variable信号和变量窗口 dataflow数据流窗口 source源窗口 Wave&list 波形和列表窗口 华侨大学IC设计中心 Ch.1概述7 ModelSim实现方

4、法 n交互式的命令行 (Cmd) n唯一的界面是控制台的命令行, 没有用户界面 n用户界面 (UI) n能接受菜单输入和命令行输入 n课程主要讨论 n批处理模式 n从DOS或UNIX命令行运行批处理文件 华侨大学IC设计中心 Ch.1概述8 基本仿真步骤 1 建立项目 2 建立库 3 编译源代码 - 所有的HDL代码必须被编译 - Verilog和VHDL是不同的 4 启动仿真器 5 执行仿真 华侨大学IC设计中心 Ch.1概述9 1、建立项目、建立项目 打开MODELSIM 选择File/New/Project， 出现右图所示的界面。 Project Name 项目名称 Project Lo

5、cation 项目存放路径 Default Library Name 缺省库名（一般情况为 work，系统会在项目存放路径自建work子目录) 华侨大学IC设计中心 Ch.1概述10 2、建立库、建立库ModelSim 库库 需编译的引入文件需编译的引入文件 n激励文件 n源文件 n源文件调用的子模块 库的两种类型库的两种类型 n 本次新建需编译的库本次新建需编译的库(缺省值 work) n包含当前被编译的设计单元 n编译前必须建立一个work库 n每个项目只允许一个work库 n引用已有的库引用已有的库 n包含能被当前编译引用的设计单元 n在编译期间允许多个 命令：vlib work 华侨大

6、学IC设计中心 Ch.1概述11 3 编译源代码(Verilog) nUI) Compile nCmd) vlog -work .v .v n文件按出现的顺序被编译 n文件的顺序或者编辑的顺序不重要 n支持增量式编译 n缺省编译到work库 n例如. vlog my_design.v 华侨大学IC设计中心 Ch.1概述12 4 启动仿真器 nUI) Simulate-Start simulate nCmd) vsim -lib nVerilog nvsim top_level1 top_level2 n仿真多个top级模块 华侨大学IC设计中心 Ch.1概述13 5 执行仿真 nUI) Run

7、 nCOM) run n按timesteps指定的时间长度执 行仿真 华侨大学IC设计中心 Ch.1概述14 run 命令举例 run 1000 n从当前位置运行仿真 1000 timesteps run 2500 ns 从当前位置运行仿真2500 ns run 3000 运行仿真到 timestep 3000 华侨大学IC设计中心 Ch.1概述15 DO 文件 n自动完成仿真步骤的宏文件 n库设置 n编译 n仿真 n强制仿真激励 n能在所有的ModelSim 模式里被调用 nUI) Macro - Execute nCOM) do .do n能调用其他的DO文件 华侨大学IC设计中心 Ch.

8、1概述16 Run.bat /run.bat/ nset vsim=C:modeltech_6.5win32vsim.exe nset PROJECT_PATH=E:ModelSimLab ncd %PROJECT_PATH% n%vsim% :-c -do sim.do n/ 华侨大学IC设计中心 Ch.1概述17 sim.do n/sim.do/ nvlib work nvlog -f E:/ModelSim/Lab/file_list.f nvsim DE2_i2sound_tb nview structure nview signals nview wave nadd wave * n

9、#run 5000ns n#quit -sim n/ 华侨大学IC设计中心 Ch.1概述18 file_list.f n/ nE:/ModelSim/Lab/keytr.v nE:/ModelSim/Lab/i2c.v nE:/ModelSim/Lab/CLOCK_500.v nE:/ModelSim/Lab/DE2_i2sound.v nE:/ModelSim/Lab/DE2_i2sound_tb.v 华侨大学IC设计中心 Ch.1概述19 调试工具Debussy nDebussy是一套很好的VerilogVHDL调试 工具，可以帮助设计者快速理解复杂的 设计（设计小组中别人开发的复杂、不 熟悉