EDA数字时钟实验报告

1、 eda与数字系统课程设计报告书专 业（班 级）： 自动化2011级 姓 名（学 号）： 丁兴宇 20111965 指 导 教 师： 刘春 朱维勇 胡存刚 指 导 单 位： 电气与自动化工程学院 目录中文摘要英文摘要实验一6实验二7实验三8实验四9数字时钟实验一设计说明1.功能说明102.功能简介10二各模块设计原理1.扫描显示模块及原理112.时钟计时模块电路图及原理133.整点报时模块154.闹铃模块16三管脚分布19四.讨论与心得20参考文献21附件22中文摘要本文是基于altera公司出品max+plus2软件以及相应的altera flex epf10k10lc84-4实验平台完成的

2、数字时钟实验，使我们清楚地了解到我们身边的数字时钟的功能是怎样实现的。数字时钟实验主要包含两个主体时钟基本功能电路、闹钟电路。主体一：主要涉及模60与模24计数器、动态显示控制电路、分频器主要整点报时电路，这些电路都是以模块封装好的，以便其他电路调用。以计数器构成计时部件，通过分频器分出的1hz脉冲计时，调用动态显示电路显示，通过整点报时电路控制蜂鸣器。主体二：主要涉及模60与模24计数器、显示控制电路、4个数据比较器。以模60与模24计数器构成定时与存储电路，调用动态显示控制电路显示，通过4个数据比较器比较时钟与闹铃的小时、分钟，和后续与门控制蜂鸣器。 英文摘要(abstract)this

3、article is based on altera max + plus2 software company produced and the corresponding altera flex epf10k10lc84-4 experimental platform to complete the digital clock experiments, so that we clearly understand our side of the digital clock function is how to achieve.digital clock experiment consists

4、mainly of two basic functions of the body clock circuits, alarm circuits.the main one: mainly related to mold 60 and the mold 24 counters, dynamic display control circuit, the whole point timekeeping main divider circuits, which are packaged in modules, so that other circuits calls. to constitute a

5、timing counter parts, through the separation of the 1hz divider pulse timing, called dynamic display circuit display, through the whole point timekeeping circuit control buzzer.subject ii: mainly related counter mold 60 and the mold 24, a display control circuit, four data comparator. mold 60 and th

6、e mold 24 to form counter timing and memory circuit, called dynamic display control circuit shows that by four data comparator compares the clock and the alarm hour, minute, and follow-up with the door control buzzer.关键词： max+plus2软件 epf10k10lc84-4 数字时钟 基本功能电路 闹钟电路实验一题目：max+plus2使用练习，完成一个简单门电路的图形设计输

7、入、编译、仿真、管脚分配、下载。内容：实验二题目：图形设计输入3-8译码器内容：3-8译码器。实验三题目：同步十进制加法计数器内容：用74161实现十进制加法计数器。实验四题目：同步六十进制计数器内容：用74160,74161等其他门电路完成。数字时钟一设计说明1功能说明：利用max+plus2软件设计一个数字钟，对设计电路进行功能仿真，并下载到epf10k10lc84-4实验系统中，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。本电路在原有基础上进行了拓展，具备以下功能：能进行正常的时、分、秒计时功能；整点报时功

8、能-当时钟计到5959”时开始报时，报时时间1秒；置零功能，可以将时钟小时、分钟、秒都置为零； . 快速校时，校分功能-校定时其他计时电路保持； 闹表功能-定时精确到分，闹钟设计响一分钟，可关闭；2功能简介本电路具有三种不同的工作状态（同步工作），可通过模式键进行换。a、正常计时状态（reset、a都为1）：此状态下数码管显示当前的时间，k1为校时开关，k2为校分开关，校分、校时都是以1hz的信号进行快速到位的。b、闹表状态（reset为1，a为0）：此状态下数码管显示当前闹定的时间，k3为设定分时的开关，k4为设定分开关。c、置零状态（reset为0）：此状态下数码管无论是时钟还是闹铃全都是

9、0。二各模块设计原理1.扫描显示模块及原理扫描时钟clk在某一周期内，3-8译码器输入扫描信号sel2 sel1 sel0，译码器输出位控信号ms8-ms1，控制八位显示器开关管。此时，只有一个显示器点亮。四位八选一数据选择器根据数据选择信号sel2 sel1 sel0的数值从八路输入数据中选择一路数据（一位bcd码）送给bcd七段显示译码器，通过bcd七段显示译码器译成七段显示码，驱动七段显示器，显示具体内容。在连续8个时钟周期内，八个显示器轮流点亮一个时钟周期。只要输入连续时钟clk，就能实现吧个显示器扫描显示。利用人眼的视觉惯性，扫描频率应该大于50hz，根据计数器的分频关系，实际扫描频

10、率clk应该大于200hz左右。八选一数据选择器电路图及编码如下2. 时钟计时模块数字钟的计时电路包括秒位、分位、时位三部分。其中秒位与分位均为60进制计时，时位为24进制计时。这样我们只需设计模60和模24两种计数器即可。秒向分进位，分向时进位，这样把两个模60和一个模24计数器级联就可以得到时钟的计时电路。a.60进制计数器60进制采用十进制的74160和十六进制的74161组合，74160做低位，到10时给74161进位。选择了4个输入的与非门来连接74 160的q3、q0输出端和74161的q6、q4输出端。从而实现59跳0的60进制计数器组合电路。reset是置零，clk是脉冲信号。

11、co是给下一个60进制或24进制进位输出。q3.0和q7.0是晶体管上的分、秒的十位和个位。封装后如下b.24进制计数器24进制的组合电路和60 进制差不多，由于小时前面没有进位了，所以少了个进位输出。并且选择了3个输入的与非门来连接74 160的q1、q0输出端和74161的q5输出端。从而实现23跳0的24进制计数器组合电路。电路图和封装电路图如下3.整点报时模块 整点报时原理是利用时钟的分钟和秒都为零时给蜂鸣器一个信号，使其发声。时间持续1秒钟。可以看到的是，上图中有个cl信号。它是闹铃的信号，它与整点报时的信号共用一个蜂鸣器。下面会有解释。4.闹铃模块 闹铃模块有四个部分: 定时和储存

12、模块, 闹铃显示和时钟显示切换模块, 闹铃与时钟数值比较模块, 闹铃输出到蜂鸣器模块。组成闹钟有一个存储电路（由两个计数器组成），计数器由两个开关控制，用来对闹钟的分钟和时钟设定，当开关都打到不送脉冲的状态，两个计数器都保持，从而达到存储的目的。比较电路用来比较闹钟时间和时钟计时器时间，它们一致时，输出为1，这 样 可 以 驱 动 报 时模块。最后，利用显示电路将闹钟的时间设定输出。要使闹钟起到提醒作用，还要有铃声，这里用1khz脉冲作为蜂鸣器的信号源。a.定时和储存模块电路主要由24进制和60进制的计数器组成。外围两个开关sethour,setmin是用来给两个计数器脉冲。每按一次开关,就给

13、计数器一个脉冲,计数器计数,计到要设定的值。停止按键,计数器保持。b.闹铃显示和时钟显示切换模块封装后的电路图如上。a1,a2,a3,a4是时钟的显示，b1，b2，b3，b4是闹铃的显示。开关a的作用就是选择时钟显示还是闹铃显示。其内部结构如下图。它主要由8个与门，4个或门，一个非门组成。set输入0或1信号。当set为1时，上面4个与门接受a1,a2,a3,a4四个信号。而下面四个b1,b2,b3,b4信号由于set通过非门后，变为0，所以不接受。然后a1,a2,a3,a4再经过四个或门输出。当set为0时，原理相似。c.闹铃与时钟数值比较模块 闹铃与时钟数值比较模块由四个7485比较器组成

14、。每个7485按要求把控制端口接1和0，然后利用他们分别比较小时与分钟的二进制数值。都相等时，都由aebo输出1。然后将cl1,cl2,cl3,cl4四个信号汇总到cl。电路图如下。d.闹铃输出到蜂鸣器模块如上图，闹铃与整点报时共用一个蜂鸣器。三管脚分布 四讨论与心得 本次实验课程共六天时间。第一天上午是理论课程学习，随后就是上机实验。刚开始时，我们每个人通过练习六个实验来熟悉掌握max+plus2软件和altera flex epf10k10lc84-4实验平台。实验的难度循序渐进。为后来自己设计数字时钟打下基础。在时钟设计电路时，遇到了不少困难，比如说时钟与闹铃的显示切换。想了一天，没有结

15、果，最后还是晚上在宿舍与室友讨论时，得到结果的。通过这次实验，我了解了一般数字时钟的构成原理。并且学会与同学共同发现问题，讨论问题，解决问题。参考文献1.eda与数字系统设计李国丽 朱维勇 栾铭主编2.数字电子技术基础 阎石 主编3.电子技术基础实验 李国丽 刘春 朱维勇主编附件课程设计任务书（2012 2013 学年）设 计 题 目：eda与数字系统课程设计学院名称： 电气与自动化工程学院 专 业 （班 级）： 自动化20011级 姓 名 （学 号）： 丁兴宇20111965 起 讫 日 期：2013年7月 1日2012年 7月30日指 导 教 师： 刘春 朱维勇 胡存刚 系（教研室）负责人

16、; 储昭碧 下发任务书日期 2013年 7月 1日合 肥 工 业 大 学课程设计任务书设计题目eda与数字系统课程设计主要内容了解各种pld器件的基本结构，掌握max+plus2的使用方法，用图形输入法和verilog hdl完成规定的基本练习题，在此基础上完成一个数字系统设计题的设计、仿真、下载（fpga实现）。应收集的资 料1.eda与数字系统设计李国丽 朱维勇 栾铭主编2.数字电子技术基础 阎石 主编设计进度计划讲课： eda简介 实验一：max+plus2使用练习，完成一个简单门电路的图形设计输入、编译、仿真、管脚分配、下载。（4学时）实验二：图形设计输入3-8译码器, 同步十进制加法计数器、同步六十进制计数器。用六十进制计数器制作十二进制计数器（0112），二十四进制计数器（0023）和百进制计数器。设计输入、编译、仿真、管脚分配、下载。（8学时）实验三：完成以上实验的verilog hdl设计输入。（4学时）实验四：完成扫描显示1-4-1，1-4-2。 （4学时）讲课：布置一个数字系统设计题，讲解设计要求、原理框图、设计提示。方案设计、设