创新实验 偶校验码 四位二进制加法器 VHDL.doc

1、创新实验偶校验码一.实验原理及代码library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jiaoyan is Port ( INPUT : in STD_LOGIC_VECTOR (7 downto 0); OUTPUT : out STD_LOGIC_VECTOR (8 downto 0);end jiaoyan;architecture Behavioral of jiaoyan isbeginprocess(INPUT)var

2、iable even :STD_LOGIC;begineven :=0;for i in INPUT range loopOUTPUT(i)=INPUT(i);if INPUT(i)=1 theneven :=not(even);end if;end loop;OUTPUT(8)=even;end process;end Behavioral;接收：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity jieshou is Port

3、 (INPUT : in STD_LOGIC_VECTOR (8 downto 0); OUTPUT : out STD_LOGIC);end jieshou;architecture Behavioral of jieshou isbeginprocess(INPUT)variable even :STD_LOGIC;begineven :=0;for i in INPUT range loopif INPUT(i)=1 theneven :=not(even);end if;end loop;OUTPUT=even;end process;end Behavioral;二.实验过程1、打开

4、Xilinx-ISE，建立新资源，设置如下2、建立VHDL Module，设置端口数3、在出现的窗口中输入程序代码，对程序进行验证，验证通过4、建立Test Bench Waveform，在建立的.tbw文件中设置输入端数据5、端口设置6、程序下载到实验箱三.实验结果记录当input=000000000时output=0当input=110100010时output=0当input=000001000时output=1当input=111111111时output=1实验结果完全正确四位二进制加法器一.实验原理及代码library IEEE;use IEEE.STD_LOGIC_1164.AL

5、L;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY jiafaqi ISPORT(a,b:IN STD_LOGIC_VECTOR(3 downto 0); sum:OUT STD_LOGIC_VECTOR(3 downto 0); c_out:OUT STD_LOGIC);END jiafaqi;ARCHITECTURE one of jiafaqi issignal y:STD_LOGIC_VECTOR(4 downto 0);signal aa,bb:STD_LOGIC_VECTOR(4 downto

6、0);beginaa=0&a(3 downto 0);bb=0&b(3 downto 0);y=aa+bb;sum(3 downto 0)=y(3 downto 0);c_out=y(4);end one;二.实验过程1、打开Xilinx-ISE，建立新资源，设置如下2、建立VHDL Module，设置端口数3、在出现的窗口中输入程序代码，对程序进行验证，验证通过4、建立Test Bench Waveform，在建立的.tbw文件中设置输入端数据5、端口设置6、程序下载到实验箱三.实验结果记录a、b为加数，sum为和，c_out为进位输出当a=1100b=0011时sum=1111进位c_out=0当a=0011b=1100时sum=1111进位c_out=0当a=10