数字电子技术第四章_组合逻辑电路讲解

1、 一、组合电路的特点一、组合电路的特点 = F0（I0、I1, In - - 1） ） = F1（I0、I1, In - - 1） = F1（I0、I1, In - - 1） )( )( nn tIFtY 1. 逻辑功能特点逻辑功能特点 电路在任何时刻的输出状态只取决于该时刻的输入电路在任何时刻的输出状态只取决于该时刻的输入 状态，而与原来的状态无关状态，而与原来的状态无关。 2. 电路结构特点电路结构特点 (1) 输出、输入之间输出、输入之间没有反馈延迟没有反馈延迟电路电路 (2) 不包含记忆性元件不包含记忆性元件( (触发器触发器) )，仅由，仅由门电路门电路构成构成 I0 I1 In-1

2、 Y0 Y1 Ym-1 组合逻辑组合逻辑 电路电路 二、组合电路逻辑功能表示方法二、组合电路逻辑功能表示方法 真值表，卡诺图，逻辑表达式，时间图真值表，卡诺图，逻辑表达式，时间图( (波形图波形图) ) 三、组合电路分类三、组合电路分类 1. 按逻辑功能不同：按逻辑功能不同： 加法器加法器 比较器比较器 编码器编码器 译码器译码器 数据选择器和分配器数据选择器和分配器 只读存储器只读存储器 2. 按开关元件不同：按开关元件不同：CMOS TTL 3. 按集成度不同：按集成度不同：SSI MSI LSI VLSI 4. 2 组合逻辑电路的分析与设计组合逻辑电路的分析与设计 4. 2. 1 组合逻

3、辑电路的分析组合逻辑电路的分析 一、一、分析步骤分析步骤 逻辑图逻辑图逻辑表达式逻辑表达式化简化简真值表真值表说明功能说明功能 分析目的：分析目的： (1) 确定输入变量不同取值时功能是否满足要求；确定输入变量不同取值时功能是否满足要求； (3) 得到输出函数的标准与或表达式，以便用得到输出函数的标准与或表达式，以便用 MSI、 LSI 实现；实现； (4) 得到其功能的逻辑描述，以便用于包括该电路的系得到其功能的逻辑描述，以便用于包括该电路的系 统分析。统分析。 (2) 变换电路的结构形式变换电路的结构形式( (如：如：与或与或 与非与非-与非与非)； 二、二、分析举例分析举例 例例 分析图

4、中所示电路的逻辑功能分析图中所示电路的逻辑功能 CABCBABCAABCY CBAABC CBAABC 表达式表达式 真值表真值表 A B CY 0 0 0 0 0 1 0 1 0 0 1 1 A B CY 1 0 0 1 0 1 1 1 0 1 1 1 1 1 0 0 0 0 0 0 功能功能判断输入信号极性是否相同的电路判断输入信号极性是否相同的电路 符合电路符合电路 Y A B C ; “八选一八选一”的八个数据需要的八个数据需要3 3位位 地址代码指定其中任何一个地址代码指定其中任何一个. . 集成数据选择器集成数据选择器 70126 012 50 124 0 12301 2 2 01

5、 210 1 20 0 1 2 )()( )()()( )()()( DAAADAAA DAAADAAADAAA DAAADAAADAAAY 位地址输入端作为第利用3 S BABAZ BABAZ A A1, B A0, Z Y 对比上两式得：对比上两式得： D0=D3=0 , D1=D2=1 也可用真值表：也可用真值表： A(A1) B(A0) Z Y 0 0 0 D0 0 1 1 D1 1 0 1 D2 1 1 0 D3 1. Z= A B + A B= A1 A0 + A1 A01. Z= A B + A B= A1 A0 + A1 A01. Z= A B + A B= A1 A0 + A

6、1 A0 2. Y= A1A0 D0+A1A0D1+A1A0D2+A1A0D3 4.3.3 4.3.3 数据选择器数据选择器 D3 A0 A1 B A Z Y D1D0D2 1 S 例：用四选一数据选择器实现异或逻辑例：用四选一数据选择器实现异或逻辑 例例4.3.5：用：用4选选1数据选择器实现交通灯判别电路。数据选择器实现交通灯判别电路。 A G R Z 0 0 0 1 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 令令AA1, GA0, ZY Y D0 D1 D2 D3 由右面的真值表可求出：由右面的真值表可求出： D0=R

7、D1=D2=RD3=1 4.3.3 4.3.3 数据选择器数据选择器 )(1)()()( AGAGRGARGAR RAGAGRRAGGRAGARZ )()()()( 013012011010 AADAADAADAADSY 若用公式法，要将若用公式法，要将Z写成包含变量写成包含变量G,A最小项的与最小项的与或式。或式。 AGRZ 0001 0010 0100 0111 1000 1011 1101 1111 4.3.3 4.3.3 数据选择器数据选择器 二、集成数据选择器二、集成数据选择器 1. 8 选选 1 数据选择器数据选择器74151 74HC151 74251 74HC251 引引 脚脚

8、 排排 列列 图图 功功 能能 示示 意意 图图 选通控制端选通控制端 S VCC 地地 13245678 16 15 14 13 12 11 10 9 74HC151 D4 D5 D6 D7 A0 A1 A2 D3 D2 D1 D0 Y Y S MUX D7A2D0A0A1S YY 禁止禁止使能使能 1 0 0 0 0 D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D7 0 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 A2 A0 地址端地址端 D7 D0 数据输入端数据输入端 数据输出端数据输出端、 YY 012701

9、210120 AAADAAADAAADY ，选择器被禁止，选择器被禁止时时当当 1 S ），选择器被选中（使能，选择器被选中（使能时时当当 0 S 1 0 YY 2. 集成数据选择器的扩展集成数据选择器的扩展两片两片 8 选选 1（74151） 16 选选 1数据选择器数据选择器 A2 A1 A0 A3 D15 D8 1 Y 1 S 74151 (2) D7A2D0ENA0A1 Y Y2 D7 D0 74151 (1) D7A2D0ENA0A1 S Y Y1 低位低位高位高位 0 禁止禁止使能使能 0 7 0 D0 D7 D0 D7 1 使能使能禁止禁止 D8 D15 0 D8 D15 0 四

10、片四片 8 选选 1（74151）32 选选 1 数据选择器数据选择器 1/2 74LS139 S A4A3 A2A1A0 & Y 方法方法 1： 74LS139 双双 2 线线 - 4 线译码器线译码器 74151 (4) D7A2D0ENA0A1 S4 Y3 74151 (1) D7A2D0ENA0A1 D0S1 Y0 74151 (2) D7A2D0ENA0A1 S2 Y1 74151 (3) D7A2D0ENA0A1 S3 Y2 D7D8D15D16D23 D24 D31 1 1 1 1 1 0 7 禁止禁止 禁止禁止 禁止禁止 禁止禁止 0 0 0 1 1 1 0 禁止禁止 禁止禁止

11、 禁止禁止 使能使能 0 1 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 使能使能 禁止禁止 禁止禁止 禁止禁止 1 01 1 D0 D7 D8 D15 D16 D23 D24 D31 1 1 0 1 1 0 1 1 0 1 1 1 方法方法 2：74LS153 双双 4 选选 1 数据选择器数据选择器 34 A A（1） （2） （3） （4）输出信号输出信号 0 0 工工 禁禁 禁禁 禁禁 70 DD 0 1禁禁 工工 禁禁 禁禁 158 DD 1 0禁禁 禁禁 工工 禁禁 2316 DD 1 1禁禁 禁禁 禁禁 工工 3124 DD 译译码码器器输输出

12、出 00 Y 01 Y 02 Y 03 Y 方法方法 1： 四片四片 8 选选 1（74151）32 选选 1 数据选择器数据选择器 四路四路 8 位位 并行数据并行数据 四片四片8选选1 四路四路 1 位位 串行数据串行数据 一片一片4选选1 一路一路 1 位位 串行数据串行数据 （电路略）（电路略） 真值表真值表（使用（使用 74LS139 双双 2 线线 - 4 线译码器）线译码器） 三三. . 用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数 1. 原理：原理： 选择器输出为标准与或式，含地址变量的选择器输出为标准与或式，含地址变量的 全部最小项。例如全部最小项。例如 而任何组

13、合逻辑函数都可以表示成为最小项之和而任何组合逻辑函数都可以表示成为最小项之和 的形式，故可用数据选择器实现。的形式，故可用数据选择器实现。 013012011010 AADAADAADAADY 01270120 AAADAAADY 4 选选 1 8 选选 1 2. 步骤步骤 (1) 根据根据 n = k - 1 确定数据选择器的规模和型号确定数据选择器的规模和型号 (n 选择器选择器地址码地址码，k 函数的函数的变量个数变量个数) (2) 写出函数的写出函数的标准与或式标准与或式和选择器和选择器输出信号表达式输出信号表达式 (3) 对照比较确定选择器各个输入变量的表达式对照比较确定选择器各个输

14、入变量的表达式 (4) 根据采用的根据采用的数据选择器数据选择器和和求出的表达式求出的表达式画出连画出连 线图线图 3. 3. 应用举例应用举例 例例 用数据选择器实现函数用数据选择器实现函数 解解 (2) 标准与或式标准与或式 ABCCABCBABCAF ACBCABF (1) n = k - -1 = 3 - -1 = 2 可用可用 4 选选 1 数据选择器数据选择器 74LS153 数据选择器数据选择器 013012011010 AADAADAADAADY (3) 确定输入变量和地址码的对应关系确定输入变量和地址码的对应关系 令令 A1 = A, A0 = B 01 BAABCBACBA

15、F 则则 D0 = 0 D1 =D2 = C D3 = 1 方法一：公式法方法一：公式法 ABDBADBADBADY 3210 F A B Y 1/2 74LS153 D3D2D1D0A1A0 ST 1 C (4) 画连线图画连线图 (4) 画连线图画连线图(与方法一相同与方法一相同) 方法二：图形法方法二：图形法 按按 A、B 顺序写出函数的标准与或式顺序写出函数的标准与或式 ABCCABCBABCAF 含变量含变量 C 的的 F 的卡诺图的卡诺图含变量含变量 Di 的的 Y 的卡诺图的卡诺图 A B 0 1 01 A1 A0 0 1 01 0C C1 D0D1 D2D3 令令 A1 = A

16、, A0 = B则则 D0 = 0 D1 =D2 = C D3 = 1 例例2 用数据选择器实现函数用数据选择器实现函数 m Z148,9,10,12,3,4,5,6,7, 解解 (2) 函数函数 Z 的标准与或式的标准与或式 DABCDCABDCBADCBADCBA BCDADBCADCBADCBACDBAZ 8 选选 1 012701210120 AAADAAADAAADY (3) 确定输入变量和地址码的对应关系确定输入变量和地址码的对应关系 (1) n = k-1 = 4-1 = 3 若令若令A2 = A, A1= B, A0= C (4) 画连线图画连线图 则则D2=D3 =D4 =1

17、 D0= 0 用用 8 选选 1 数据选择器数据选择器 74LS151 Z A B C 1 D D 1 D1=D DmDmDm mmmDmZ 765 4321 111 0 0 m DDDD 765 Y 74LS151 D7D6D5D4D3D2D1D0A2A1A0S 方法一：公式法方法一：公式法 则则 方法二：图形法方法二：图形法 m Z148,9,10,12,3,4,5,6,7, AB CD 00 01 11 10 00 01 11 10 00 11 11 10 0 1 1 1 1 1 0 0 DmDmDm mmmDmmZ 765 43210 1110 0 0 m , 1 432 DDD Dm

18、 1 1 2 m Dm 6 1 3 m Dm 7 Dm 5 1 4 m , , 0 10 DDD DDDD 765 令令 A2 = A A1= B A0= C 数据选择器具有标准与或表达式的形式，提供数据选择器具有标准与或表达式的形式，提供 了地址变量的全部最小项，并且一般情况下，了地址变量的全部最小项，并且一般情况下，D Di i可可 以当作一个变量处理。以当作一个变量处理。 因为任何组合逻辑函数总可以用最小项之和的因为任何组合逻辑函数总可以用最小项之和的 标准形式构成。标准形式构成。 所以，利用数据选择器的输入所以，利用数据选择器的输入D Di i来选择地址变来选择地址变 量组成的最小项量

19、组成的最小项m mi i，可以实现任何所需的组合逻辑，可以实现任何所需的组合逻辑 函数。即函数。即n n位地址输入的数据选择器，可以产生任位地址输入的数据选择器，可以产生任 何一种输入变量数不大于何一种输入变量数不大于n n+1+1的组合逻辑函数。的组合逻辑函数。 设计时可以采用函数式比较法。地址端作为变设计时可以采用函数式比较法。地址端作为变 量输入端，数据输入端可以综合为一个变量输量输入端，数据输入端可以综合为一个变量输 入端。入端。 数据选择器是能够从来自不同地址的多路数字数据选择器是能够从来自不同地址的多路数字 信息中任意选出所需要的一路信息作为输出的组合电信息中任意选出所需要的一路信

20、息作为输出的组合电 路，至于选择哪一路数据输出，则完全由当时的地址路，至于选择哪一路数据输出，则完全由当时的地址 选择控制信号决定。选择控制信号决定。 4.3.4 算术运算电路算术运算电路 一、半加器和全加器一、半加器和全加器 1. 半加器半加器（Half Adder） 两个两个 1 位二进制数相加不考虑低位进位。位二进制数相加不考虑低位进位。 ii BA ii CS 0 0 0 1 1 0 1 1 0 0 1 0 1 0 0 1 iiiii BABAS iii BAC 真真 值值 表表 函数式函数式 BA Ai+Bi = Si (和和) Ci (进位进位) 逻逻 辑辑 图图 曾曾 用用 符符

21、 号号 国国 标标 符符 号号 半加器半加器（Half Adder） Si & Ai Bi =1 Ci CO Si AiBi Ci HA Si AiBi Ci iiiii BABAS iii BAC 函函 数数 式式 BA 2. 全加器全加器（Full Adder） 两个两个 1 位二进制数相加，考虑低位进位。位二进制数相加，考虑低位进位。 Ai + Bi + Ci -1 ( 低位进位低位进位 ) = Si ( 和和 ) Ci ( 向高位进位向高位进位 ) 1 0 1 1 - A 1 1 1 0 - B +- 低位进位低位进位 10 01 0 1 1 1 1 真真 值值 表表 1-1-1-1-

22、 iiiiiiiiiiiii CBACBACBACBAS 1111- - - - - iiiiiiiiiiiii CBACBACBACBAC 标准标准 与或式与或式 A B Ci-1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 SiCiA B Ci-1SiCi 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1 - S高位进位高位进位 0 卡诺图卡诺图 全加器全加器 A BC 0 1 00 01 11 10 1 1 1 1 Si A BC 0 1 00 01 11 10 1 111 Ci 圈圈 “ 0 ” 1111 - - - -

23、 - iiiiiiiiiiiii CBACBACBACBAS 11- - - iiiiiii CBCABAC 1-1-1-1- iiiiiiiiiiiii CBACBACBACBAS 11- - - iiiiiii CBCABAC 最简与或式最简与或式 圈圈 “ 1 ” 逻辑图逻辑图 (a) 用用与门与门、或门或门和和非门非门实现实现 曾用符号曾用符号 国标符号国标符号 CO CI Si AiBiCi-1 Ci FA Si AiBiCi-1 Ci & 1 111 Ai SiCi BiCi-1 1 (b) 用用与或非门与或非门和和非门非门实现实现 1111 - - - - - iiiiiiiii

24、iiii CBACBACBACBAS 11- - - iiiiiii CBCABAC & 1 & 1 111 CiSi AiBiCi-1 3. 集成全加器集成全加器 TTL：74LS183 CMOS：C661 双全加器双全加器 1 2 3 4 5 6 7 14 13 12 11 10 9 8 VDD 2Ai2Bi 2Ci-1 1Ci 1Si 2Si 1Ci-1 2Ci 1Ai1Bi VSS VCC 2Ai 2Bi 2Ci-1 2Ci 2Si VCC 2A 2B 2CIn 2COn+1 2F 1A1B 1CIn1FGND 1Ai1Bi1Ci-11Si地地1Ci 1COn+1 二、加法器二、加法器

25、（Adder）实现多位二进制数相加的电路实现多位二进制数相加的电路 1. 4 位串行进位加法器位串行进位加法器 特点：特点： 电路简单，连接方便电路简单，连接方便 速度低速度低 = 4 tpd tpd 1位全加器的平均位全加器的平均 传输延迟时间传输延迟时间 01230123 BBBBBAAAAA C0S0 B0A0C0-1 CO S S CI C1S1 B1A1 CO S S CI C2S2 B2A2 CO S S CI C3S3 B3A3 CO S S CI 2. 超前进位加法器超前进位加法器 作加法运算时，总进位信号由输入二进制数直接作加法运算时，总进位信号由输入二进制数直接 产生。产生

26、。 1000000 )( - - CBABAC 011111 )(CBABAC 1000001111 )()( - - CBABABABA 特点特点 优点：速度快优点：速度快 缺点：电路比较复杂缺点：电路比较复杂 应用举例应用举例 8421 BCD 码码 余余 3 码码 1 )( - - iiiiii CBABAC )()( )( )()()( )()( )()( )()(: )()( )()( )( )( )()(: )()( )( )(: 00000111122 2222 0000011112222 222222 000001111 12 000001111 011111 0000011

27、0111 01 000000 0000 0 2 1 00 CIBABABABABA CIBAS CIBABABABABABA CIBABACO CIBABABABA COCIi CIBABABABA COBABACO CIBABABA COBAS COCIi CIBABACO CIBAS CIi 4 4位超前进位加法器递推公式位超前进位加法器递推公式 4.3.4 4.3.4 加法器加法器 任一级的进位任一级的进位CIi都可以都可以 由由A0 Ai-1， B0 Bi-1CI0决定决定 即即CIi是是A0 Ai-1，B0 Bi-1 ， CI0 的函数只要的函数只要A0 Ai-1，B0 Bi-1 ，

28、 CI0确定，则确定，则CIi即可求出即可求出 逻辑结构示意图逻辑结构示意图 集成芯片集成芯片 CMOS：CC4008 TTL：74283 74LS283 超前进位电路超前进位电路 S3 S2 S1 S0 C3 A3 B3 A2 B2 A1 B1 A0 B0 C0-1 CI CI CI CI 16 15 14 13 12 11 10 9 74LS283 1 2 3 4 5 6 7 8 VCC B2 A2 S2 B3 A3 S3 C3 TTL 加法器 74LS283 引脚图 16 15 14 13 12 11 10 9 4008 1 2 3 4 5 6 7 8 VDDB3C3 S3 S2 S1

29、S0 C0-1 CMOS加法器 4008 引脚图 A3 B2 A2 B1 A1 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GND 集成二进制集成二进制4位超前进位位超前进位 加法器加法器 CO CI 超前进位集成超前进位集成4 4位加法器位加法器7428374283 v基本原理：基本原理： v若能生成函数可变换成若能生成函数可变换成输入变量输入变量与与输入变量输入变量相加相加 v若能生成函数可变换成若能生成函数可变换成输入变量输入变量与与常量常量相加相加 v例例4.3.74.3.7：将：将BCDBCD的的84218421码转换为余码转换为余3 3码码 输 入输 出 DCB

30、AY3Y2Y1Y0 00000011 00010100 00100101 00110110 01000111 01011000 01101001 01111010 10001011 10011100 0011 0123 DCBAYYYY （三）（三）集成集成加法器的应用加法器的应用 输入输入 842 1码码 加上加上3-3- 00110011 输出余输出余3码码 超前进位集成超前进位集成4 4位加法器位加法器7428374283 用二进制全加器将两个用二进制全加器将两个8421BCD码相加时，码相加时， 其和是其和是二进制码二进制码。当和数。当和数小于等于小于等于9时，时， 842lBCD码与

31、二进制码相同。但当和数大于码与二进制码相同。但当和数大于9时时 ，8421BCD码产生进位码产生进位(逢十进一逢十进一)，而，而二进制二进制 码是码是逢逢16进进1，所以用二进制全加器对两个，所以用二进制全加器对两个 842lBCD码相加后，需要将二进制表示的和数码相加后，需要将二进制表示的和数 转换转换 成成8421BCD。 2 2）加法器的应用：用）加法器的应用：用283283实现实现1 1位位8421BCD8421BCD的加法运算的加法运算 2 2）加法器的应用：用）加法器的应用：用283283实现实现1 1位位8421BCD8421BCD的加法运算的加法运算 结论：结论： 当和当和N1

32、0 9，即二进制数，即二进制数 (1001)2时，二进制码与时，二进制码与 BCD码相同；码相同； 当和当和N10 10，即二进制，即二进制 数数(1010)2时，个位的时，个位的BCD 码要进行码要进行6调整，有进位时调整，有进位时 ，构成十位上的运算数据，构成十位上的运算数据 。 例: 8+9=17 1 0 0 0 +) 1 0 0 1 1 0 0 0 1 有进位有进位6 +) 0 1 1 0 1 0 1 1 1 例: 7+6=13 0 1 1 1 +) 0 1 1 0 1 1 0 1 +) 0 1 1 0 1 0 0 1 1 构成十位上构成十位上 的运算数据的运算数据 8421码运算举例

33、码运算举例 : 冗余码冗余码6 构成十位上构成十位上 的运算数据的运算数据 用校正电路判断是否用校正电路判断是否 需要调整并进行校正需要调整并进行校正 十进制数十进制数018的几种代码表示的几种代码表示 十进制数十进制数二进制码二进制码8421BCD码码 N10C4 S3 S2 S1 S0DC D8 D4 D2 D1 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1

34、 0 0 1 0 1 0 1 0 0 1 0 1 1 0 1 1 0 0 0 1 1 0 1 0 1 1 1 0 0 1 1 1 1 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 1 1 0 1 0 0 0 0 1 0 0 1 1 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 结果需要调整，其调结果需要

35、调整，其调 整条件为：整条件为： DC=C4+S3S2+S3S1 2个个1位位8421BCD的加法运算，的加法运算， 最大数为最大数为1001100110010 调整后调整后调整前调整前 1)当当DC =1时，应加时，应加 6(0110)即得到正确的即得到正确的 BCD结果；同时，结果；同时， DC 也是结果也是结果BCD的进位的进位 输出。输出。 BCDBCD码相加，其和的二进制码。码相加，其和的二进制码。 A3 A2 A1 A0 B3 B2 B1 B0 CI CO 74283 S3 S2 S1 S0 S3 S2 S1 S0 A3 A2 A1 A0 B3 B2 B1 B0 CI CO 742

36、83 S3 S2 S1 S0 S3 S2 S1 S0 A3 A2 A1 A0 B3 B2 B1 B0 CO CO 完成二进制数相加操作完成二进制数相加操作 完成和的修正操作完成和的修正操作 用两片用两片4位二进制加法器位二进制加法器74LS283构成构成8421 BCD码加法码加法电路。电路。 判断是否大于判断是否大于9 补充：二进制减法运算补充：二进制减法运算 在数字系统中，二进制减法运算通常变为补码加在数字系统中，二进制减法运算通常变为补码加 法运算。法运算。 符号数的减法运算规则：符号数的减法运算规则： v被减数为补码；被减数为补码； v对减数进行对减数进行所有位（包括符号位）的求补运算

37、所有位（包括符号位）的求补运算； v所得的结果再和被减数相加，忽略最后产生的进所得的结果再和被减数相加，忽略最后产生的进 位，就可以得到差。位，就可以得到差。 v差也是补码的形式。差也是补码的形式。 Example : 00001000（+8） - 00000011（+3） 00000011带符号求补的结果为：带符号求补的结果为： 11111101 0 0 0 0 1 0 0 0 + 1 1 1 1 1 1 0 1 1 0 0 0 0 0 1 0 1 Example : 00001100（+12） - 11110111（-9） 11110111带符号求补的结果为：带符号求补的结果为： 0000

38、1001 0 0 0 0 1 1 0 0 + 0 0 0 0 1 0 0 1 0 0 0 1 0 1 0 1 二进制减法运算二进制减法运算 在数字系统中，二进制减法运算通常变为补码加法运算。在数字系统中，二进制减法运算通常变为补码加法运算。 A-B原 原 = A-B补补 补补= A 补补+-B补补 补补 通过求反运算完成求补运算。通过求反运算完成求补运算。 求反电路：利用异或门实现求反电路：利用异或门实现 因为：因为：0 1 A= A A= A A3 A2 A1 A0 M F3 F2 F1 F0 M=0时输出与输入相同时输出与输入相同 M=1时输出为输入的反码。时输出为输入的反码。 用用74L

39、S283构成的二进制减法电路构成的二进制减法电路 验证验证：(+3) (+4) , (+3) (-4) , (-3) (+4) , (-3) (-4) A补 补 B补 补 A补 补+B补补+1 A补 补+-B补补 A补 补+-B补补补补 A-B原 原 Y3Y2Y1Y0=P3P2P1P0- Q3Q2Q1Q0 =P3P2P1P0+Q3Q2Q1Q0补 补 = P3P2P1P0+Q3Q2Q1Q0 +1 M 输出输出 0 Z=Q 1 Z=Q QM QMQMZ 减一个数等于加这个数的补码，补码等于反码减一个数等于加这个数的补码，补码等于反码+1，故，故 M=0，相加，相加，Y3Y2Y1Y0=P3P2P1P

40、0+Q3Q2Q1Q0 M=1，相减，相减，Y3Y2Y1Y0=P3P2P1P0 - Q3Q2Q1Q0 引进中间变量引进中间变量Z 解：解： A3 A2 A1 A0 B3 B2 B1 B0 CI CO 74LS283 S3 S2 S1 S0 Y3 Y2 Y1 Y0 Q3 Q2 Q1 Q0 =1 =1 =1 =1 M P3 P2 P1 P0 Z3 Z2 Z1 Z0 试用试用4位并行加法器位并行加法器74LS283设计一个加设计一个加/减运算电路。当控制减运算电路。当控制 信号信号M=0时它将两个输入的时它将两个输入的4位二进制数相加，而位二进制数相加，而M=1时它将两个时它将两个 输入的输入的4位二

41、进制数相减。允许附加必要的门电路。位二进制数相减。允许附加必要的门电路。 4. 3. 5 数值比较器数值比较器 一、一、1 位数值比较器位数值比较器 0 0 0 1 1 0 1 1 0 1 0 0 0 1 1 0 0 0 1 0 真真 值值 表表 函数式函数式 逻辑图逻辑图 用用与非门与非门 和和非门非门实现实现 Ai Bi Li Gi Mi Li( A B ) Gi( A = B ) Mi( A BL = 1 A = B M = 1A 1 00 = 1 00 = 1 00 =1 00 =0 10 0 01 = 0 01 = 0 01 =0 01 B = B3B2B1B0 LGM 4 4位数值

42、比较器位数值比较器 A3 B3 A2 B2 A1 B1 A0 B0 & & 1& 1& & 1& 1& & 1& 1& 1 1 & 1& 1& 1 1 M L G A2 A1 B3 A3 B2 B1 B0 1 A0 G = (A3 B3)(A2 B2) (A1 B1)(A0 B0) 4 位数值比较器位数值比较器 M = A3B3+ (A3 B3) A2B2 + (A3 B3)(A2 B2) A1 B1+ (A3 B3)(A2 B2)(A1 B1) A0B0 L = M+G 1 位数值比较器位数值比较器 3 M 3 G 2 M 2 G 1 M 1 G 0 M 0 G AiMi Bi Ai Bi

43、AiBi Li Gi AiBi & 1& 1& 比比 较较 输输 入入级级 联联 输输 入入输输 出出 A3B3A2B2A1B1A0B 0 A B FA B 001 = 001 = 001 = 001 = 001001 = 010010 = 100100 100 = 100 4 位集成数值比较器的真值表位集成数值比较器的真值表 级联输入：级联输入：供扩展使用，一般接低位芯片的比较输出，即供扩展使用，一般接低位芯片的比较输出，即 接低位芯片的接低位芯片的 FA B 。 逻辑功能的扩展逻辑功能的扩展 v例：用例：用74LS8574LS85构成构成8 8位数值比较器。位数值比较器。 显然，需要显然，

44、需要2片片74LS85。用片（。用片（1）比较低）比较低4位；片（位；片（2） ） 比较高比较高4位。比较结果由片（位。比较结果由片（2）输出。）输出。 而高位比较器的扩而高位比较器的扩 展输入端只要和低位的展输入端只要和低位的 相应输出端相连即可。相应输出端相连即可。 对于片（对于片（1），通过），通过 分析分析74LS85函数式已得函数式已得 出，只比较四位时应使出，只比较四位时应使 I(AB)= 0, I(A=B) =1 CMOS 芯片设置芯片设置 A B 只是为了电路对称，不起判断作用只是为了电路对称，不起判断作用 B7 A7 B6 A6 B5 A5 B4 A4 FAB CC14585

45、 AB B3 A3 B2 A2 B1 A1 B0 A0 FAB CC14585 AB 集成数值比较器集成数值比较器 CC15485(CMOS) 扩展：扩展： 两片两片4 位位 8 位位 VDDA3 B3 FAB FABA BA=BA1VSS 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 CC14585 C663 1 低位比较结果低位比较结果 高位比较结果高位比较结果 1 扩展：扩展： 级级 联联 输输 入入 集成数值比较器集成数值比较器 74LS85 (TTL) 两片两片 4 位位数值比较器数值比较器 74LS85 AB 74LS85 AB VCC A3 B2

46、A2 A1 B1 A0 B0 B3 AB FAB FA=B FAB地地 1 2 3 4 5 6 7 8 16 15 14 13 12 11 10 9 7485 74LS85 1 8 位位数值比较器数值比较器 低位比较结果低位比较结果 高位比较结果高位比较结果 FAB FAB B7 A7 B6 A6 B5 A5 B4 A4 B3 A3 B2 A2 B1 A1 B0 A0 比较输出比较输出 在上述接法下，在上述接法下，当高当高4位不等时，输出决定于高位不等时，输出决定于高4位位； 当高当高4位相等时，输出决定于位相等时，输出决定于I，而，而I接低接低4位输出，即决定于低位输出，即决定于低4位。位。

47、 例例1：C=10000001，D=11000001，则，则Y(CD)=0； 即：即：Y(CD)=I(AB)2= Y(AD)=I(AB)2= Y(AB)1 例例2：C=10000001，D=10001000，则，则Y(CD)=0； B3 B2 B1 B0 A3 A2 A1 A0 I(AB) 74LS85(1) D3 D2 D1 D2 C3 C2 C1 C0 Y(AB) B3 B2 B1 B0 A3 A2 A1 A0 I(AB) 74LS85(2) D7 D6 D5 D4 C7 C6 C5 C4 Y(AB) 0 Y(CD) 1 AB AB AB AB AB AB AB AB AB AB、 A B

48、 AB AB AB AB AB AB AB AB AB必须预先预置为必须预先预置为1 ，最，最 低低4位的级联输入端位的级联输入端AB和和A=B 必须预先预置为必须预先预置为0、1。 在各种数字系统尤其是在计算机中，经常需要在各种数字系统尤其是在计算机中，经常需要 对两个二进制数进行大小判别，然后根据判别结果对两个二进制数进行大小判别，然后根据判别结果 转向执行某种操作。用来完成两个二进制数的大小转向执行某种操作。用来完成两个二进制数的大小 比较的逻辑电路称为数值比较器，简称比较器。在比较的逻辑电路称为数值比较器，简称比较器。在 数字电路中，数值比较器的输入是要进行比较的两数字电路中，数值比较

49、器的输入是要进行比较的两 个二进制数，输出是比较的结果。个二进制数，输出是比较的结果。 利用集成数值比较器的级联输入端，很容易构利用集成数值比较器的级联输入端，很容易构 成更多位数的数值比较器。数值比较器的扩展方式成更多位数的数值比较器。数值比较器的扩展方式 有串联和并联两种。扩展时需注意有串联和并联两种。扩展时需注意TTLTTL电路与电路与CMOSCMOS电电 路在连接方式上的区别。路在连接方式上的区别。 4.4 组合逻辑电路中的竞争组合逻辑电路中的竞争-冒险现冒险现 象象 4.4.1 竞争竞争-冒险现象及其成因冒险现象及其成因 例例1：Y=AB 当当A=1，B=0时，时，Y=0； 当当A=

50、0，B=1时，时，Y=0； 当当A由由1变变0，B由由0变变1时，若时，若B变得变得 快，则快，则Y出现不应有的毛刺出现不应有的毛刺1。 A B Y 毛刺毛刺1 例例2：Y=AB 当当A=1，B=0时，时，Y=1； 当当A=0，B=1时，时，Y=1； 当当A由由1变变0，B由由0变变1时，若时，若A变变 得快，则得快，则Y出现不应有的毛刺出现不应有的毛刺0。 A B Y 毛刺毛刺0 A B Y A B Y 产生毛刺的原因：产生毛刺的原因：两个输入信号同时向相反的逻辑电平跳变，但两个输入信号同时向相反的逻辑电平跳变，但 快慢不同，我们把这种现象称作快慢不同，我们把这种现象称作竞争竞争。 有竞争，

51、有可能产生毛刺，但不一定产生毛刺有竞争，有可能产生毛刺，但不一定产生毛刺，如例，如例1中，中，A 变得快，则不会出现毛刺。变得快，则不会出现毛刺。 由于竞争而在电路输出端产生与逻辑电平相违背的尖脉冲由于竞争而在电路输出端产生与逻辑电平相违背的尖脉冲 现象叫做现象叫做竞争竞争-冒险现象冒险现象。 A B Y A B Y 毛刺的危害：毛刺的危害：毛刺虽然很窄，但是会使后面的电路产生错误毛刺虽然很窄，但是会使后面的电路产生错误 输出，故应避免输出，故应避免。 在组合逻辑电路中，当输入信号改变状态时，输出端可能在组合逻辑电路中，当输入信号改变状态时，输出端可能 出现虚假信号出现虚假信号 过渡干扰脉冲过

52、渡干扰脉冲的现象，叫做竞争冒险。的现象，叫做竞争冒险。 A F1 A F1 毛刺产生原因毛刺产生原因 器件延时不同。器件延时不同。 信号路径不同。信号路径不同。 静态逻辑冒险静态逻辑冒险举例举例 一般情况一般情况 产生产生1型险象型险象 产生产生0型险象型险象 AA AA tpd 4.4.2 检查竞争检查竞争-冒险现象的方法冒险现象的方法 1. 表达式法表达式法 在逻辑函数表达式中，某个变量以原变量和反变量出现时，在逻辑函数表达式中，某个变量以原变量和反变量出现时， 其他变量取其他变量取1或取或取0，若得到表达式，若得到表达式 则可以判定存在竞争则可以判定存在竞争-冒险。冒险。 或F = A

53、AF = A+ A 因为在逻辑电路中，一个信号的原变量和反变量一定是通过不同的路径因为在逻辑电路中，一个信号的原变量和反变量一定是通过不同的路径 到达输出门电路，或者是经过的门的个数不同，或者是门的速度不同，所以到达输出门电路，或者是经过的门的个数不同，或者是门的速度不同，所以 在上述情况下，当这个信号变化时，输出一定有竞争在上述情况下，当这个信号变化时，输出一定有竞争- -冒险现象。冒险现象。 例：例：YACAB 上式在上式在B=1，C=1的条件下，能化成的条件下，能化成Y=A+A的形式，的形式，故有竞故有竞 争冒险现象。争冒险现象。 1 A C B Y A A 这种方法局限性很大，只适用于

54、每次只有一个变量发生变化的情况这种方法局限性很大，只适用于每次只有一个变量发生变化的情况 。当输入变量的数目较多时，从逻辑函数表达式上难于找出所有可。当输入变量的数目较多时，从逻辑函数表达式上难于找出所有可 能产生的竞争冒险。能产生的竞争冒险。 例：例：()()YABAC 上式在上式在B=0，C=0的条件下，能化成的条件下，能化成Y=AA的形式，的形式， 故有竞争故有竞争-冒险现象。冒险现象。 C A B Y A A 2. 卡诺图法卡诺图法 AB 00011110 1 111 0 1 C AC 0 AB 00011110 00 0 0 1 C A B A C (a)(b) AB 首先将逻辑关系

55、用卡诺图表示，若在卡诺图画包围圈时，首先将逻辑关系用卡诺图表示，若在卡诺图画包围圈时， 出现两个包围圈相切而不相交的情况，对应的逻辑电路将出现两个包围圈相切而不相交的情况，对应的逻辑电路将 存在竞争存在竞争-冒险。冒险。 例：例：YABAC例：例：()()YABAC 更好的方法是更好的方法是计算机辅助分析计算机辅助分析（因为可以分析多种情况（因为可以分析多种情况），）， 实验方法实验方法（输入变量变化，观察输出）。（输入变量变化，观察输出）。 4.4.3 消除竞争冒险的方法消除竞争冒险的方法 一、引入封锁脉冲一、引入封锁脉冲 & Y3 & Y1 & Y2 & Y0 A 1 B 1 A B A

56、B A B P1 存在的问题：存在的问题：对封锁脉冲的宽度和产生时间有严格的要求。对封锁脉冲的宽度和产生时间有严格的要求。 P1t & Y3 & Y1 & Y2 & Y0 A 1 B 1 A B A B A B 二、引入选通脉冲二、引入选通脉冲 P2 P2 存在的问题：存在的问题：对选通脉冲的宽度和产生时间也有严格的要求。对选通脉冲的宽度和产生时间也有严格的要求。 t & Y3 & Y1 & Y2 & Y0 A 1 B 1 A B A B A B 存在的问题：存在的问题： 三、接入滤波电容三、接入滤波电容 Cf Cf 导致输出波形的边沿变坏。导致输出波形的边沿变坏。 四、修改逻辑设计增加冗余项

57、四、修改逻辑设计增加冗余项 & & & A B C A G1 G2 G4G3 Y & G5 A BC 0 1 0001 11 10 11 1 0 010 0 CAABY 例如：例如： BCCAABY CA AB BC 由于修改设计方案得当，收到了较好的效果。由于修改设计方案得当，收到了较好的效果。 组合逻辑电路是由各种门电路组成的组合逻辑电路是由各种门电路组成的没有记忆功没有记忆功 能能的电路。它的特点是任一时刻的输出信号只取决于的电路。它的特点是任一时刻的输出信号只取决于 该时刻的输入信号，而与电路原来所处的状态无关。该时刻的输入信号，而与电路原来所处的状态无关。 逻辑图逻辑图逻辑表达式逻辑

58、表达式化简化简真值表真值表说明功能说明功能 逻辑抽象逻辑抽象列真值表列真值表 写表达式写表达式 化简或变换化简或变换 画逻辑图画逻辑图 练习练习 写出图中所示电路的逻辑表达式，说明其功能写出图中所示电路的逻辑表达式，说明其功能 A B Y 1 1 1 1 解解 1. 逐级写出输出逻辑表达式逐级写出输出逻辑表达式 BA BAA BAB BABBAAY 2. 化简化简 )(BABBAAY BAAB 3. 列真值表列真值表 BA Y 0 0 0 1 1 0 1 1 1 0 0 1 4. 功能功能 输入信号相同时输入信号相同时 输出为输出为1，否则为，否则为0 同或同或。 1. 加法器：加法器：实现两

59、组多位二进制数相加的电路。实现两组多位二进制数相加的电路。 根据进位方式不同，可分为串行进位加法根据进位方式不同，可分为串行进位加法 器和超前进位加法器。器和超前进位加法器。 2. 数值比较器：数值比较器： 比较两组多位二进制数大小的电路。比较两组多位二进制数大小的电路。 集成芯片：集成芯片： 74LS183（TTL）、）、C661（CMOS） 双全加器双全加器 两片双全加器（如两片双全加器（如74LS183） 四位串行进位加法器四位串行进位加法器 74283、74LS283（TTL） CC4008（CMOS） 四位二进制超前进位加法器四位二进制超前进位加法器 集成芯片：集成芯片： 7485、

60、74L 85（TTL） CC14585、C663（CMOS） 四位数值比较器四位数值比较器 3. 编码器：编码器：将输入的电平信号编成二进制代码的电路。将输入的电平信号编成二进制代码的电路。 主要包括二进制编码器、二主要包括二进制编码器、二 十进制编码十进制编码 器和优先编码器等。器和优先编码器等。 4. 译码器：译码器：将输入的二进制代码译成相应的电平信号。将输入的二进制代码译成相应的电平信号。 主要包括二进制译码器、二主要包括二进制译码器、二 十进制译码十进制译码 器和显示译码器等。器和显示译码器等。 集成芯片：集成芯片： 74148、74LS148、74LS348（TTL） 8 线线 3